-
公开(公告)号：CN112310084B
公开(公告)日：2024-09-06
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
-
公开(公告)号：CN112310084A
公开(公告)日：2021-02-02
申请号：CN202010757982.4
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11504 , H01L27/11507
Abstract: 在一些实施例中，涉及集成芯片及其形成方法。该集成芯片包括设置在衬底上方的下部介电结构内的多个下部互连层。下部绝缘结构位于下部介电结构上方，并且具有延伸穿过下部绝缘结构的侧壁。底部电极沿着下部绝缘结构的侧壁和上表面布置。下部绝缘结构的上表面延伸超过底部电极的最外侧壁。数据存储结构设置在底部电极上，并且配置为存储数据状态。顶部电极设置在数据存储结构上。底部电极的内部侧壁耦合至水平延伸表面以在底部电极的上表面内限定凹槽。水平延伸表面位于下部绝缘结构的上表面下方。
-
公开(公告)号：CN112310085A
公开(公告)日：2021-02-02
申请号：CN202010488850.6
申请日：2020-06-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507
Abstract: 在实施例中，一种结构包括位于器件的第一区中的一个或多个第一晶体管，所述一个或多个第一晶体管支持器件的存储器存取功能。所述结构包括一个或多个铁电随机存取存储器电容器，所述一个或多个铁电随机存取存储器电容器在第一区中位于在所述一个或多个第一晶体管之上的第一金属间介电层中。所述结构还包括一个或多个金属‑铁电绝缘体‑金属解耦电容器，所述一个或多个金属‑铁电绝缘体‑金属解耦电容器在第一金属间介电层中位于器件的第二区中。金属‑铁电绝缘体‑金属电容器可包括两个或更多个串联耦合的电容器以用作分压器。
-
公开(公告)号：CN117750780A
公开(公告)日：2024-03-22
申请号：CN202310082878.3
申请日：2023-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 电阻式存储器器件包括设置在底部电极和到达存储器器件的底部电接触件之间的超薄阻挡层。超薄阻挡层可以将电阻式存储器元件的总台阶高度降低15％或更多，包括高达约20％或更多。超薄阻挡层的使用可另外将部分位于存储器元件下方并在存储器元件之间延伸的介电蚀刻停止层的厚度均匀性提高至少约15％。超薄阻挡层的使用可导致改进的可制造性并为电阻式存储器器件提供降低的成本和更高的产量，并且可促进电阻式存储器器件在先进技术节点中的集成。本申请的实施例还提供了制造电阻式存储器器件的方法。
-
Patent Agency Ranking
公开(公告)号：CN114823494A
公开(公告)日：2022-07-29
申请号：CN202110737821.3
申请日：2021-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 本申请涉及互连结构及其形成方法。一种制造互连结构的方法包括穿过电介质层形成开口。开口暴露第一导电特征的顶表面。该方法还包括在开口的侧壁上形成阻挡层，利用处理工艺钝化第一导电特征的暴露顶表面，在阻挡层之上形成衬里层，以及用导电材料填充开口。该衬里层可以包括钌。
-
公开(公告)号：CN113517398A
公开(公告)日：2021-10-19
申请号：CN202110675543.3
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本发明的实施例提供了一种用于制造存储器件的方法。该方法包括在衬底上方形成底部电极层；以及在底部电极层上方形成缓冲层；对缓冲层的顶表面进行表面处理；在进行表面处理之后，在缓冲层的顶表面上方沉积电阻切换层；在电阻切换层上方形成顶部电极；将电阻切换层图案化为顶部电极下方的电阻切换元件。本发明的实施例还提供了一种存储器件。
-
公开(公告)号：CN111863820B
公开(公告)日：2024-12-13
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
-
公开(公告)号：CN113517398B
公开(公告)日：2024-07-19
申请号：CN202110675543.3
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 本发明的实施例提供了一种用于制造存储器件的方法。该方法包括在衬底上方形成底部电极层；以及在底部电极层上方形成缓冲层；对缓冲层的顶表面进行表面处理；在进行表面处理之后，在缓冲层的顶表面上方沉积电阻切换层；在电阻切换层上方形成顶部电极；将电阻切换层图案化为顶部电极下方的电阻切换元件。本发明的实施例还提供了一种存储器件。
-
公开(公告)号：CN111863820A
公开(公告)日：2020-10-30
申请号：CN202010332129.8
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507
Abstract: 在一些实施例中，本揭示实施例是关于一种集成晶片及形成集成晶片的方法，此集成晶片包括布置在基板上方的一或多个堆叠的层间介电层内的一或多个下部互连层。底部电极设置在一或多个互连层上方，并且顶部电极设置在底部电极上方。铁电层设置在底部电极的第一表面与顶部电极的第二表面之间并且接触此第一表面及此第二表面。铁电层包括沿着垂直于第二方向的第一方向延伸越过顶部电极及底部电极的外表面的突起，此第二方向与第一表面正交。突起被限定在沿着第一及第二表面延伸的线之间。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.029 seconds)
