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公开(公告)号：CN109585285B
公开(公告)日：2023-09-19
申请号：CN201810438794.8
申请日：2018-05-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105
Abstract: 半导体装置的形成方法包括形成自基板凸起的结构，形成介电层以覆盖结构，形成虚置层以覆盖介电层，以及进行平坦化工艺以完全移除虚置层。平坦化工艺对虚置层的移除速率小于对介电层的移除速率。
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公开(公告)号：CN116685150A
公开(公告)日：2023-09-01
申请号：CN202310523627.4
申请日：2023-05-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体结构包括：第一电极，包括第一金属材料；存储器膜，包括至少一种介电金属氧化物材料并且接触第一电极；以及第二电极，包括第二金属材料并且接触存储器膜。存储器膜包括具有小于0.01的钝化元素与氧的第一平均原子比率的中心区域，并且包括具有大于0.05的钝化元素与氧的第二平均原子比率的外围区域。本申请的实施例还涉及形成半导体结构的方法。
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公开(公告)号：CN111129292B
公开(公告)日：2023-02-28
申请号：CN201910229163.X
申请日：2019-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N70/00
Abstract: 本揭示案针对具有底电极阻障堆叠的电阻性随机存取记忆体(RRAM)结构。举例而言，RRAM结构包括：(i)具有导电材料及层堆叠的底电极，其中层堆叠覆盖导电材料的底面及侧面且插入于导电材料与下导电结构之间；(ii)安置于底电极上且与导电结构相对的电阻切换层；以及(iii)安置于电阻切换层上的顶电极。
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公开(公告)号：CN107039346B
公开(公告)日：2020-01-10
申请号：CN201610912647.0
申请日：2016-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/24
Abstract: 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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公开(公告)号：CN109560194A
公开(公告)日：2019-04-02
申请号：CN201810172320.3
申请日：2018-03-01
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开实施例涉及电阻式随机存取存储器装置。在一些实施例中，电阻式随机存取存储器装置包含下电极结构位于导电下内连接层上方，上电极结构位于下电极结构上方，以及转换层位于下电极结构与上电极结构之间，转换层具有转换层外侧壁。电阻式随机存取存储器装置也包含帽盖层，帽盖层具有从转换层的角落沿上电极侧壁垂直延伸的垂直部分，帽盖层也具有从转换层的角落水平延伸至转换层外侧壁的水平部分。
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Patent Agency Ranking
公开(公告)号：CN104051615B
公开(公告)日：2017-03-01
申请号：CN201310234123.7
申请日：2013-06-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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公开(公告)号：CN105977378A
公开(公告)日：2016-09-28
申请号：CN201510582125.4
申请日：2015-09-14
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1233 , H01L27/2436 , H01L45/08 , H01L45/1253 , H01L45/146 , H01L45/1675
Abstract: 本发明涉及一种具有RRAM单元的集成电路器件以及相关的形成方法。在一些实施例中，集成电路器件具有被下部ILD层围绕的下部金属互连层和设置在下部金属互连层上方的底部电极。底部电极具有被底部介电层围绕的下部和比下部宽的上部。底部介电层设置在下部金属互连层和下部ILD层上方。集成电路器件还包括具有位于底部电极上的可变电阻的RRAM介电层和位于RRAM介电层上方的顶部电极。集成电路器件还包括位于底部介电层上方的顶部介电层，顶部介电层与底部电极的上部、RRAM介电层和顶部电极的侧壁均邻接。
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公开(公告)号：CN111092153B
公开(公告)日：2024-05-28
申请号：CN201911006557.5
申请日：2019-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N70/20 , H10N70/00 , H01L21/768
Abstract: 本申请的各个实施例针对集成芯片，该集成芯片包括由无空隙介电结构分隔开的存储器单元。在一些实施例中，在通孔介电层上形成一对存储器单元结构，其中存储器单元结构由单元间区域分隔开。形成覆盖存储器单元结构和通孔介电层的单元间填充层，并且单元间填充层还填充单元间区域。使单元间填充层凹陷，直到单元间填充层的顶面低于该对存储器单元结构的顶面，并且部分地清除单元间区域。形成覆盖存储器单元结构和单元间填充层的互连介电层，互连介电层还填充单元间区域的清除部分。本发明的实施例还涉及集成芯片的形成方法。
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公开(公告)号：CN117560931A
公开(公告)日：2024-02-13
申请号：CN202311752123.6
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B61/00 , G11C11/16 , H10B63/00 , H10N50/10 , H10N50/01 , H10N50/80 , H10N70/20 , H10N70/00 , H01L23/48 , H01L23/522 , H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本申请的各个实施例涉及一种包括在同质底电极通孔(BEVA)顶面上的存储单元的集成电路。在一些实施例中，集成电路包括导线、通孔介电层、通孔和存储单元。通孔介电层覆盖在导线上。通孔延伸穿过通孔介电层至导线，并具有第一侧壁、第二侧壁和顶面。通孔的第一侧壁和第二侧壁分别在通孔的相对侧上且直接接触通孔介电层的侧壁。通孔的顶面是同质的并且基本上是平坦的。此外，通孔的顶面从通孔的第一侧壁横向延伸到通孔的第二侧壁。存储单元直接位于通孔的顶面上。本发明实施例还涉及形成集成电路的方法。
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公开(公告)号：CN111129292A
公开(公告)日：2020-05-08
申请号：CN201910229163.X
申请日：2019-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 本揭示案针对具有底电极阻障堆叠的电阻性随机存取记忆体(RRAM)结构。举例而言，RRAM结构包括：(i)具有导电材料及层堆叠的底电极，其中层堆叠覆盖导电材料的底面及侧面且插入于导电材料与下导电结构之间；(ii)安置于底电极上且与导电结构相对的电阻切换层；以及(iii)安置于电阻切换层上的顶电极。
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