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公开(公告)号：CN111092153B
公开(公告)日：2024-05-28
申请号：CN201911006557.5
申请日：2019-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H10N70/20 , H10N70/00 , H01L21/768
Abstract: 本申请的各个实施例针对集成芯片，该集成芯片包括由无空隙介电结构分隔开的存储器单元。在一些实施例中，在通孔介电层上形成一对存储器单元结构，其中存储器单元结构由单元间区域分隔开。形成覆盖存储器单元结构和通孔介电层的单元间填充层，并且单元间填充层还填充单元间区域。使单元间填充层凹陷，直到单元间填充层的顶面低于该对存储器单元结构的顶面，并且部分地清除单元间区域。形成覆盖存储器单元结构和单元间填充层的互连介电层，互连介电层还填充单元间区域的清除部分。本发明的实施例还涉及集成芯片的形成方法。
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公开(公告)号：CN117560931A
公开(公告)日：2024-02-13
申请号：CN202311752123.6
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B61/00 , G11C11/16 , H10B63/00 , H10N50/10 , H10N50/01 , H10N50/80 , H10N70/20 , H10N70/00 , H01L23/48 , H01L23/522 , H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本申请的各个实施例涉及一种包括在同质底电极通孔(BEVA)顶面上的存储单元的集成电路。在一些实施例中，集成电路包括导线、通孔介电层、通孔和存储单元。通孔介电层覆盖在导线上。通孔延伸穿过通孔介电层至导线，并具有第一侧壁、第二侧壁和顶面。通孔的第一侧壁和第二侧壁分别在通孔的相对侧上且直接接触通孔介电层的侧壁。通孔的顶面是同质的并且基本上是平坦的。此外，通孔的顶面从通孔的第一侧壁横向延伸到通孔的第二侧壁。存储单元直接位于通孔的顶面上。本发明实施例还涉及形成集成电路的方法。
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公开(公告)号：CN107039346A
公开(公告)日：2017-08-11
申请号：CN201610912647.0
申请日：2016-10-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/24
Abstract: 本发明的实施例涉及一种包括由PMOS晶体管驱动的RRAM单元的集成芯片和相关的形成方法。在一些实施例中，集成芯片具有布置在半导体衬底内的PMOS晶体管。电阻式RRAM单元，布置在覆盖半导体衬底的层间介电(ILD)层内。RRAM单元具有第一导电电极，第一导电电极通过具有可变电阻的介电数据存储层与第二导电电极分隔开。第一导电电极通过一个或多个金属互连层连接到PMOS晶体管的漏极端。使用PMOS晶体管驱动RRAM单元，允许减少体效应的影响，因此，允许在低功耗和短时间下执行复位操作。
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公开(公告)号：CN105977376A
公开(公告)日：2016-09-28
申请号：CN201510831564.4
申请日：2015-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/08 , G11C11/16 , H01L27/228 , H01L43/12
Abstract: 本发明提供一种形成包括垂直MTJ(磁性隧道结)的磁阻式随机存取存储器(MRAM)器件的方法。该方法包括在底部电极层上方形成磁性隧道结(MTJ)。顶部电极层形成在MTJ的上表面的上方，并且硬掩模形成在顶部电极层的上表面的上方。执行第一蚀刻穿过未被硬掩模掩蔽的顶部电极层和MTJ的未被硬掩模掩蔽的区域，以形成顶部电极和蚀刻的MTJ。形成侧壁间隔件，侧壁间隔件从硬掩模或顶部电极的上表面、沿着顶部电极和蚀刻的MTJ的侧壁延伸，到达底部电极的上表面之下的位置处或与底部电极的上表面大致齐平的位置处。还提供生成的MRAM器件结构。本发明提供了用于改进型磁阻式随机存取存储器工艺的垂直磁性隧道结。
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公开(公告)号：CN104051615A
公开(公告)日：2014-09-17
申请号：CN201310234123.7
申请日：2013-06-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/1608 , H01L27/2436 , H01L27/2463 , H01L45/04 , H01L45/1233 , H01L45/1253 , H01L45/1273 , H01L45/146 , H01L45/16 , H01L45/1675
Abstract: 本发明提供了电阻式随机存取存储器(RRAM)单元及其制造方法。RRAM单元包括晶体管和RRAM结构。该RRAM结构包括具有通孔部分和非平面部分的底部电极；共形地覆盖底部电极的非平面部分的电阻材料层；以及位于电阻材料层上的顶部电极。底部电极的通孔部分嵌入第一RRAM停止层中。底部电极的非平面部分具有顶点并且在通孔部分上方居中。本发明还提供了低形成电压的电阻式随机存取存储器(RRAM)。
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Patent Agency Ranking
公开(公告)号：CN103811656A
公开(公告)日：2014-05-21
申请号：CN201310175513.1
申请日：2013-05-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L45/146 , H01L45/08 , H01L45/1226 , H01L45/1691
Abstract: 本发明公开了可变电阻存储结构及其形成方法，其中一种半导体结构包括可变电阻存储结构。该半导体结构还包括介电层。可变电阻存储结构位于介电层上方。可变电阻存储结构包括设置在介电层上方的第一电极。第一电极具有侧面。可变电阻层具有设置在第一电极的侧面上方的第一部分和从第一部分延伸远离第一电极的第二部分。第二电极位于可变电阻层上方。
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公开(公告)号：CN103811515A
公开(公告)日：2014-05-21
申请号：CN201310317125.2
申请日：2013-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24 , H01L45/00 , H01L21/768
CPC classification number: H01L45/1253 , H01L45/04 , H01L45/122 , H01L45/1233 , H01L45/146 , H01L45/1608 , H01L45/1666 , H01L45/1675
Abstract: 一种存储单元和方法包括：穿过第一介电层中的第一开口共形地形成的第一电极、共形地形成在第一电极上的电阻层、共形地形成在电阻层上的间隔层、共形地形成在电阻层上的第二电极、以及共形地形成在第二电极上的第二介电层，第二介电层包括第二开口。第一介电层形成在包括第一金属层的衬底上。第一电极和电阻层共同地包括超出第一开口延伸第一距离的第一唇状区。第二电极和第二介电层共同地包括超出第一开口延伸第二距离的第二唇状区。间隔层从第二距离延伸到第一距离。第二电极使用延伸穿过第二开口的通孔连接至第二金属层。本发明还提供了逻辑兼容的RRAM结构和工艺。
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公开(公告)号：CN112670314B
公开(公告)日：2024-05-07
申请号：CN202011103534.9
申请日：2020-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 在一些实施例中，本发明涉及一种集成芯片。集成芯片包括围绕衬底上方的多个下部互连层的下部层间介电(ILD)结构。蚀刻停止材料设置在下部ILD结构上方。底部电极布置在蚀刻停止材料的上表面上方，数据存储结构设置在底部电极的上表面上，并且配置成存储数据状态，并且顶部电极设置在数据存储结构的上表面上。第一互连通孔接触底部电极的上表面，第二互连通孔接触顶部电极。本申请的实施例还提供形成集成芯片的方法。
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公开(公告)号：CN116685150A
公开(公告)日：2023-09-01
申请号：CN202310523627.4
申请日：2023-05-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体结构包括：第一电极，包括第一金属材料；存储器膜，包括至少一种介电金属氧化物材料并且接触第一电极；以及第二电极，包括第二金属材料并且接触存储器膜。存储器膜包括具有小于0.01的钝化元素与氧的第一平均原子比率的中心区域，并且包括具有大于0.05的钝化元素与氧的第二平均原子比率的外围区域。本申请的实施例还涉及形成半导体结构的方法。
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公开(公告)号：CN109427841B
公开(公告)日：2023-08-04
申请号：CN201810921875.3
申请日：2018-08-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本发明涉及一种存储器电路，其中，存储器电路具有布置在衬底上方的介电结构内的第一电阻式随机存取存储器(RRAM)元件和第二RRAM元件。第一RRAM元件具有通过第一数据存储层分离的第一分离电极和第一结合电极。第二RRAM元件具有通过第二数据存储层分离的第二分离电极和第二结合电极。控制器件设置在衬底内并具有连接至第一结合电极和第二结合电极的第一端子以及连接至字线的第二端子。本发明的实施例还提供了具有多个细丝的RRAM存储器单元、存储器电路的形成方法。
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