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公开(公告)号：CN1110850C
公开(公告)日：2003-06-04
申请号：CN98116074.3
申请日：1998-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/8242
Abstract: 一种形成双冠状电容器的制造方法包括：形成第一介电层；构图和蚀刻以形成接触窗开口；在第一介电层上形成第一导电层，并填入接触窗开口；在第一导电层上形成第二介电层；构图和蚀刻第二介电层和第一导电层，以在接触窗开口上形成中间结构；形成第二导电层；构图和蚀刻之，形成多个间隙壁，并移除位于第二介电层上方的至少部分第二导电层；移除第二介电层；沉积第三介电层；及在第三介电层上形成第三导电层。
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公开(公告)号：CN110957257B
公开(公告)日：2024-04-12
申请号：CN201910142352.3
申请日：2019-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L27/12 , H01L21/683
Abstract: 本申请的各种实施例涉及一种用于形成不具有接合界面空隙和/或在层之间不具有分层的绝缘体上半导体(SOI)衬底的方法。在一些实施例中，第一高介电常数接合结构形成于处理衬底上方。器件层形成于牺牲衬底上方。器件层的最外侧壁处于牺牲衬底的最外侧壁之间。第二高介电常数接合结构形成于器件层上方。第一高介电常数接合结构接合到第二高介电常数接合结构，以使器件层处于牺牲衬底与处理衬底之间。执行第一移移除工艺以移除牺牲衬底。第一移除工艺包括在牺牲衬底中执行第一刻蚀直到到达器件层为止。
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公开(公告)号：CN109728074B
公开(公告)日：2023-02-21
申请号：CN201811284390.4
申请日：2018-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/331 , H01L29/73
Abstract: 本发明实施例涉及包含外延硅层的半导体装置和其形成方法。一种制造半导体装置的方法包含：提供衬底，衬底包含第一导电类型的第一半导电区和位于第一半导电区上方的门结构，其中门结构之间的间隙暴露第一半导电区的部分；和从第一半导电区的经暴露部分开始在间隙中形成第二导电类型的第二半导电区。形成第二半导电区包含：在腔中在毗邻于门结构的侧壁周围以第一生长速率生长外延富硅层，第一生长速率大于中心部分处的第二生长速率；和在腔中利用蚀刻剂以第一蚀刻速率在毗邻于门结构的侧壁周围部分地去除外延富硅层，第一蚀刻速率大于中心部分处的第二蚀刻速率。
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公开(公告)号：CN110634728B
公开(公告)日：2022-01-04
申请号：CN201910433405.7
申请日：2019-05-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例指向一种以低对准误差及高生产量进行工件级对准的方法。在一些实施例中，所述方法包括：基于来自成像装置的反馈将第一工件上的第一对准标记对准所述成像装置的视场(FOV)，并进一步基于来自所述成像装置的反馈将第二工件上的第二对准标记对准所述第一对准标记。在所述第一对准标记的所述对准期间，所述第二工件处于所述视场外。所述第二对准标记的所述对准是在不将所述第一对准标记移动出所述视场的情况下执行。此外，在所述第二对准标记的所述对准期间，所述成像装置观察所述第二对准标记，且进一步穿过所述第二工件观察所述第一对准标记。所述成像装置可例如利用反射红外辐射执行成像。
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公开(公告)号：CN109727907B
公开(公告)日：2021-07-27
申请号：CN201811278765.6
申请日：2018-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本发明实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。一种绝缘体上硅SOI衬底，其包含半导体衬底及多层多晶硅结构。所述多层多晶硅结构放置于所述半导体衬底上方。所述多层多晶硅结构包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。
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Patent Agency Ranking
公开(公告)号：CN107026183B
公开(公告)日：2021-04-20
申请号：CN201611222593.1
申请日：2016-12-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明的一些实施例提供一种半导体结构，包括：衬底、在衬底中的辐射感测区域以及衬底中的沟槽，其包括在沟槽的内壁上方的衬垫、在衬垫上方的FSG层、在FSG层上方的氧化物层以及在氧化物层上方的反射材料。半导体结构的辐射感测区域包括多个辐射感测单元。半导体结构的沟槽分隔至少两个辐射感测单元。半导体结构的FSG层包括至少2原子百分比的游离氟和约500埃至约1300埃的厚度。
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公开(公告)号：CN107017197B
公开(公告)日：2020-08-07
申请号：CN201610933690.5
申请日：2016-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762 , H01L27/12
Abstract: 本发明涉及半导体结构和其制造方法。本发明提供一种半导体结构，其包含：第一半导体装置，其具有第一表面与第二表面，所述第二表面与所述第一表面对立；位于所述第一半导体装置的所述第一表面上方的半导体衬底；以及III‑V蚀刻终止层，其接触所述第一半导体装置的所述第二表面。本发明还提供一种用于半导体结构的制造方法，其包含提供具有第一表面的暂时衬底、形成III‑V蚀刻终止层于所述第一表面上方、形成第一半导体装置于所述III‑V蚀刻终止层上方以及通过蚀刻操作去除所述暂时衬底并且暴露所述III‑V蚀刻终止层的表面。
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公开(公告)号：CN111261576A
公开(公告)日：2020-06-09
申请号：CN201911205419.X
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本申请的各个实施例涉及一种形成具有杂质竞争层的绝缘体上硅(SOI)器件的方法以及SOI结构，以在退火工艺期间吸收潜在的污染物金属颗粒。在一些实施例中，在伪衬底上形成杂质竞争层。在支撑衬底上方形成绝缘层。将伪晶圆的前侧接合到绝缘层。执行退火工艺，其中杂质竞争层从伪衬底的上部吸收金属。然后，去除包括杂质竞争层的伪衬底的主要部分，在绝缘层上留下伪衬底的器件层。本发明的实施例还涉及形成绝缘体上硅结构的方法。
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公开(公告)号：CN109727907A
公开(公告)日：2019-05-07
申请号：CN201811278765.6
申请日：2018-10-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/762
Abstract: 本发明实施例涉及绝缘体上硅衬底、半导体装置及其制造方法。一种绝缘体上硅SOI衬底，其包含半导体衬底及多层多晶硅结构。所述多层多晶硅结构放置于所述半导体衬底上方。所述多层多晶硅结构包含：多个多晶硅层，其彼此堆叠；及原生氧化物层，其在多晶硅层的各相邻对之间。
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公开(公告)号：CN109427832A
公开(公告)日：2019-03-05
申请号：CN201711246847.8
申请日：2017-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/14629 , H01L27/14607 , H01L27/14601 , H01L27/1463
Abstract: 本公开实施例涉及影像感应器集成芯片，其具有的深沟槽隔离结构具有反射元件。影像感应器集成芯片包含影像感应元件安排在基底内，多个突出部沿着基底的第一侧安排在影像感应元件之上，一或更多吸收增强层安排在这些突出部上方且在突出部之间，多个深沟槽隔离结构安排于沟槽内且设置于影像感应元件的相对两侧，并从基底的第一侧延伸至基底内，这些深沟槽隔离结构各自包含反射元件，其具有一或更多反射区配置为反射电磁辐射。通过使用反射元件反射电磁辐射，使相邻的像素区之间的串音(cross-talk)减少，藉此改善影像感应器集成芯片的效能。
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