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公开(公告)号：CN1917163A
公开(公告)日：2007-02-21
申请号：CN200610066572.5
申请日：2006-04-03
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/70633 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一半导体制造的系统与方法，包含由一第一遮罩层与一邻近层形成一有图案的叠对标的。此叠对标的以辐射线照射。因此，反射的光线可由其图案和邻近层所侦测出来，且此图案的位置可经由反射光线而确认。本发明更包括一半导体制程的叠对标的量测系统。此量测系统至少包括一产生器以及一侦测器，此产生器是以辐射线照射一叠对标的；此侦测器是用以侦测叠对标的反射光线。
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公开(公告)号：CN1838399A
公开(公告)日：2006-09-27
申请号：CN200510093039.3
申请日：2005-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/321 , H01L21/302
CPC classification number: H01L21/76819 , H01L21/76808
Abstract: 本发明提供一种平坦化填隙材料的装置及方法，具体涉及一种平坦化基底上填隙材料的装置及方法。上述装置包括一支撑座用以承载该基底，一平板对向设置于该支撑座以及一控制器以控制该平板相对于该支撑座的运动。该平板具有一实质上平坦的表面，且该平板施予一作用力于该基底上，借此使基底上的填隙材料亦具有实质上平坦的表面。本发明通过平坦化装置将基底上的填隙材料平坦化。由于平坦化装置的平板具有实质上平坦的表面，在平板施加作用力于基底上的填隙材料之后，使基底上的填隙材料亦具有实质上平坦的表面。通过平坦化填隙材料可使后续沟槽的微影蚀刻制程精确且容易进行，以降低制造成本及提升制程裕度。
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公开(公告)号：CN1790627A
公开(公告)日：2006-06-21
申请号：CN200510125252.8
申请日：2005-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/31 , H01L21/311 , H01L21/306 , H01L21/768 , H01L21/00
CPC classification number: H01L21/76808 , H01L21/02126 , H01L21/02164 , H01L21/312 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种填充开口、介层开口与沟槽的方法，具体涉及一种等向性扩散填充方法，对一结构进行热流处理，此结构包括光致抗蚀剂层与热流材料层，以于其间产生一交联层，以减少疏－密介层图案区间的阶层高度差，以使随后的沟槽制程最佳化且减化制程步骤。
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公开(公告)号：CN109427552B
公开(公告)日：2023-05-23
申请号：CN201711131821.9
申请日：2017-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本公开一些实施例提供半导体装置的形成方法，包括提供基板以及基板上的图案化层，其中基板包含多个结构以接受处理工艺；形成至少一开口于图案化层中，其中结构部分地露出于至少一开口中；进行方向性蚀刻，使至少一开口于第一方向中的尺寸扩大，以形成至少一扩大的开口；以及经由至少一扩大的开口对结构进行处理工艺。
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公开(公告)号：CN108231549B
公开(公告)日：2021-10-26
申请号：CN201710673891.0
申请日：2017-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 一种半导体制造方法，包括：提供基板，且于基板上提供图案层；于图案层中形成孔洞；沿着第一方向施加第一定向蚀刻至孔洞的内侧壁；以及沿着第二方向施加第二定向蚀刻至孔洞的内侧壁，其中第二方向与第一方向不同。
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Patent Agency Ranking
公开(公告)号：CN106486343B
公开(公告)日：2020-08-14
申请号：CN201610663305.X
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/3065
Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。
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公开(公告)号：CN110838470A
公开(公告)日：2020-02-25
申请号：CN201910760089.4
申请日：2019-08-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02 , H01L27/088 , H01L29/78
Abstract: 在制造半导体装置的方法中，制备布局。布局包括主动区域图案、第一鳍切割图案及第二鳍切割图案，其中每个主动区域图案对应于单个或两个鳍结构。选自由第一鳍切割图案及第二鳍切割图案组成的群组的至少一个图案具有非矩形形状。布局通过添加一或多个虚设主动区域图案并且通过将至少一个图案改变为矩形图案来修改。根据包括主动区域图案及虚设主动区域图案的修改布局形成基部鳍结构。根据第一鳍切割图案的修改布局及第二鳍切割图案的修改布局的一个移除基部鳍结构的部分。
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公开(公告)号：CN106356333B
公开(公告)日：2019-09-06
申请号：CN201510982705.2
申请日：2015-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02 , H01L27/088 , H01L29/06 , G06F17/50
Abstract: 方法包括接收集成电路设计布局，该集成电路设计布局包括分隔开第一间隔的第一布局块和第二布局块。第一布局块和第二布局块分别包括在第一方向上纵向定向的第一线图案和第二线图案。该方法还包括向第一间隔添加伪图案，该伪图案连接第一线图案和第二线图案。该方法还包括输出计算机可读格式的芯轴图案布局和切割图案布局。该芯轴图案布局包括第一线图案和第二线图案以及伪图案。该切割图案布局包括对应于第一间隔的图案。在实施例中，该方法还包括制造具有芯轴图案布局的第一掩模和制造具有切割图案布局的第二掩模。在实施例中，该方法还包括用第一掩模和第二掩模图案化衬底。本发明的实施例还涉及用于芯轴和间隔件图案化的方法和结构。
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公开(公告)号：CN105977201B
公开(公告)日：2019-04-16
申请号：CN201510859578.7
申请日：2015-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开提供一种半导体装置的制造方法。此方法包含形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；沿着一第一方向，形成一第一沟槽于第一硬掩膜层中。此方法亦包含:沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽。此方法亦包含:蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中。第三沟槽沿着垂直于第一方向之一第二方向延伸，且与第一沟槽重叠。此方法亦包含:蚀刻材料层穿过第三沟槽。本公开可减少圆角角落变形，可减少线末端短缩变形且可克服失准。
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公开(公告)号：CN108231549A
公开(公告)日：2018-06-29
申请号：CN201710673891.0
申请日：2017-08-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/033
CPC classification number: H01L21/26586 , H01L21/0337 , H01L21/31116 , H01L21/31144 , H01L21/0274
Abstract: 一种半导体制造方法，包括：提供基板，且于基板上提供图案层；于图案层中形成孔洞；沿着第一方向施加第一定向蚀刻至孔洞的内侧壁；以及沿着第二方向施加第二定向蚀刻至孔洞的内侧壁，其中第二方向与第一方向不同。
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