公开(公告)号：CN101685771A

公开(公告)日：2010-03-31

申请号：CN200910173267.X

申请日：2009-09-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  陈嘉仁 ,  林益安 ,  林志忠

IPC: H01L21/00

CPC classification number: H01J37/32862 ,  Y10S438/905

Abstract: 本发明提供一种用以预处理及稳定蚀刻腔室的方法及蚀刻腔室的清洁方法，其中用以蚀刻腔室的清洁方法包含提供一蚀刻腔室；导入一含有一惰性气体的第一气体至蚀刻腔室中持续一第一时间；以及在持续第一时间后，传送一第一晶片进入蚀刻腔室，对第一晶片进行蚀刻工艺。本实施例提供一或多个如下所述的优点：(1)减少工艺腔室中的污染物及杂质；(2)减少头片晶片效应；(3)改进晶片关键尺寸的变化；(4)使长期使用工艺腔室所带来的损害最小化；(5)减少用于清洁的平均时间；(6)减少对晶片批作工艺处理的成本：(7)增加每小时可对晶片作工艺处理的数量。

公开(公告)号：CN116799067A

公开(公告)日：2023-09-22

申请号：CN202310557544.7

申请日：2023-05-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡雅怡 ,  萧圣议 ,  古淑瑗 ,  陈嘉仁 ,  林子敬 ,  林日泽 ,  林益安

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 本公开涉及半导体器件结构及其形成方法。描述了一种半导体器件结构以及形成这种结构的方法。该结构包括设置在半导体衬底之上的鳍，并且所述鳍具有第一宽度。该结构还包括设置在鳍周围的隔离区域，设置在鳍和隔离区域之上的栅极电极，以及设置在栅极电极中的填充材料。填充材料与半导体衬底的一部分的顶表面接触，顶表面具有包括基本平坦截面的至少一部分，并且顶表面的该部分具有显著大于第一宽度的第二宽度。

公开(公告)号：CN110970294B

公开(公告)日：2023-02-17

申请号：CN201910655551.4

申请日：2019-07-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪志昌 ,  冯玠宁 ,  赖俊良 ,  林益安 ,  陈嘉仁

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/10 ,  H01L29/423 ,  H01L29/78

Abstract: 本公开涉及鳍式场效应晶体管器件及其形成方法。一种形成半导体器件的方法，包括：形成突出于衬底上方的第一鳍和第二鳍；在第一鳍和第二鳍的相对侧上形成隔离区域；在第一鳍上方和第二鳍上方形成金属栅极，金属栅极被第一电介质层包围；在第一鳍与第二鳍之间的金属栅极中形成凹槽，其中，凹槽从金属栅极的远离衬底的上表面延伸到金属栅极中，其中，凹槽具有远离衬底的上部和位于上部与衬底之间的下部，其中，上部具有第一宽度，并且下部具有大于第一宽度的第二宽度，第一宽度和第二宽度沿着金属栅极的纵向方向进行测量。

公开(公告)号：CN110957266A

公开(公告)日：2020-04-03

申请号：CN201910894266.8

申请日：2019-09-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李凯璿 ,  赖柏宇 ,  杨世海 ,  杨丰诚 ,  林益安 ,  陈燕铭

IPC: H01L21/768

Abstract: 一种集成电路的制造方法，包括：提供元件结构包括基底，在基底上的源极/漏极部件，在基底上的栅极堆叠，于源极/漏极部件上方的接触孔，以及于源极/漏极部件上方并在栅极堆叠和接触孔之间的虚置部件。制造方法还包括：在接触孔中形成接触插塞，并电性耦合至源极/漏极部件，在形成接触插塞后，选择性移除虚置部件，以形成气隙延伸高于栅极堆叠顶面。制造方法还包括：于接触插塞上方形成密封层，并覆盖气隙。

公开(公告)号：CN107017299B

公开(公告)日：2019-11-15

申请号：CN201610994207.4

申请日：2016-11-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李啟弘 ,  陈志山 ,  戴荣吉 ,  林益安 ,  李彦儒 ,  林资敬

IPC: H01L29/78 ,  H01L21/336

Abstract: 一种半导体装置及其制造方法。半导体装置包括一半导体基板。一介电封闭结构形成于半导体基板中。一鳍型场效晶体管装置的一源极/漏极形成于半导体基板上。源极/漏极的一底部区镶嵌至半导体基板中。源极/漏极的底部区具有一V型截面轮廓。源极/漏极的底部区经由半导体基板的部分而与介电封闭结构分离。

公开(公告)号：CN103066005A

公开(公告)日：2013-04-24

申请号：CN201210242444.7

申请日：2012-07-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 解子颜 ,  张铭庆 ,  李俊鸿 ,  林益安 ,  陈德芳 ,  陈昭成

IPC: H01L21/74 ,  H01L21/02

CPC classification number: H01L21/0338 ,  H01L21/0276 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/26506 ,  H01L21/266 ,  H01L21/311 ,  H01L21/31144 ,  H01L21/32134 ,  H01L21/32139 ,  H01L21/32155

Abstract: 公开了一种形成集成电路的方法。在第一材料层上形成第二材料层。在第二材料层上形成具有多个第一部件的经图案化的掩模层，该多个第一部件具有第一间距P1。通过使用经图案化的掩模层作为掩模蚀刻第二材料层以在第二材料层中形成第一部件。修整经图案化的掩模层。将多种掺杂剂引入到未被经修整的图案化掩模层覆盖的第二材料层内。去除经修整的图案化掩模层以暴露出未掺杂的第二材料层。选择性地去除未掺杂的第二材料层以形成具有第二间距P2的多个第二部件。P2小于P1。

公开(公告)号：CN101789397B

公开(公告)日：2012-05-30

申请号：CN200910166791.4

申请日：2009-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈嘉仁 ,  林益安 ,  林志忠 ,  莫亦先 ,  陈建豪 ,  黄国泰 ,  陈薏新

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/82385 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/42372 ,  H01L29/4966 ,  H01L29/517

Abstract: 本发明提供一种半导体装置的制造方法，包含提供具有第一及第二有源区域的半导体基材，在半导体基材上形成高介电常数介电层，在高介电常数介电层上形成具有第一功函数的第一金属层，移除在第二有源区域中的部分的第一金属层，在第一有源区域的第一金属层及第二有源区域的经部分移除的第一金属层上形成一半导体层，在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠，自第一及第二栅极堆叠中移除半导体层，在第一栅极堆叠的第一金属层及第二栅极堆叠的经部分移除的第一金属层上形成具有第二功函数的第二金属层。本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。

公开(公告)号：CN102468139A

公开(公告)日：2012-05-23

申请号：CN201110073487.2

申请日：2011-03-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林毓超 ,  张铭庆 ,  林益安 ,  陈嘉仁 ,  陈昭成

IPC: H01L21/027 ,  H01L21/311 ,  H01L21/28 ,  H01L21/8232

CPC classification number: H01L21/32139 ,  H01L21/0276 ,  H01L21/28194 ,  H01L21/31122 ,  H01L21/31138 ,  H01L21/823437 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种制造半导体装置的方法。此方法包含在基材上形成可图形化层。此方法包含在可图形化层上形成第一层。此方法包含在第一层上形成第二层。此第二层实质上比第一层薄。此方法包含以光阻材料经由第一蚀刻工艺图形化第二层，来形成图形化的第二层。此方法包含以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层。在第二蚀刻工艺中，此第一层和第二层有实质上不同的蚀刻速率。此方法包含以图形化的第一层经由第三蚀刻工艺图形化此可图形化层。

公开(公告)号：CN101789397A

公开(公告)日：2010-07-28

申请号：CN200910166791.4

申请日：2009-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈嘉仁 ,  林益安 ,  林志忠 ,  莫亦先 ,  陈建豪 ,  黄国泰 ,  陈薏新

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/82385 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/42372 ,  H01L29/4966 ,  H01L29/517

Abstract: 本发明提供一种半导体装置的制造方法，包含提供具有第一及第二有源区域的半导体基材，在半导体基材上形成高介电常数介电层，在高介电常数介电层上形成具有第一功函数的第一金属层，移除在第二有源区域中的部分的第一金属层，在第一有源区域的第一金属层及第二有源区域的经部分移除的第一金属层上形成一半导体层，在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠，自第一及第二栅极堆叠中移除半导体层，在第一栅极堆叠的第一金属层及第二栅极堆叠的经部分移除的第一金属层上形成具有第二功函数的第二金属层。本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。

公开(公告)号：CN112750762A

公开(公告)日：2021-05-04

申请号：CN202011193393.4

申请日：2020-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄侦晃 ,  谢明哲 ,  林益安 ,  魏安祺 ,  陈嘉仁

IPC: H01L21/768 ,  H01L21/8234

Abstract: 本公开涉及半导体器件及其制造方法。一种方法包括在第一电介质层中形成开口。位于第一电介质层下方的区域暴露于开口。方法还包括沉积延伸到开口中的虚设硅层，以及沉积隔离层。隔离层和虚设层在开口中分别包括虚设硅环和隔离环。利用金属区域填充开口，并且金属区域被隔离环环绕。蚀刻虚设硅层以形成空气间隔件。形成第二电介质层以密封空气间隔件。