公开(公告)号：CN109427571B

公开(公告)日：2021-07-13

申请号：CN201711341333.0

申请日：2017-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁家铭 ,  莫亦先 ,  邱怀贤 ,  张启新 ,  黄仁安 ,  李依叡

IPC: H01L21/302 ,  H01L29/10

Abstract: 本文公开了具有优化的鳍临界尺寸负载的集成电路器件。示例性集成电路器件包括包含第一多鳍结构的核心区域和包含第二多鳍结构的输入/输出区域。第一多鳍结构具有第一宽度并且第二多鳍结构具有第二宽度。第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构具有第一鳍间隔并且第二多鳍结构具有第二鳍间隔。第一鳍间隔小于第二鳍间隔。在一些实施方式中，第一多鳍结构的第一邻近鳍间距大于或等于三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。本发明的实施例还涉及鳍临界尺寸负载优化。

公开(公告)号：CN103208517B

公开(公告)日：2015-11-18

申请号：CN201210546428.7

申请日：2012-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 莫亦先 ,  陈筱筑 ,  江木吉

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L21/845 ,  H01L21/823431 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 本发明公开了一种器件，该器件包括衬底、在所述衬底的顶面的隔离区，以及在所述隔离区上方的半导体鳍状件。半导体鳍状件具有小于大约的鳍状件高度，其中鳍状件高度从半导体鳍状件的顶面到隔离区的顶面测量得到。本发明还公开了控制FinFET结构中的鳍状件高度。

公开(公告)号：CN103208517A

公开(公告)日：2013-07-17

申请号：CN201210546428.7

申请日：2012-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 莫亦先 ,  陈筱筑 ,  江木吉

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L21/845 ,  H01L21/823431 ,  H01L27/0886 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 本发明公开了一种器件，该器件包括衬底、在所述衬底的顶面的隔离区，以及在所述隔离区上方的半导体鳍状件。半导体鳍状件具有小于大约的鳍状件高度，其中鳍状件高度从半导体鳍状件的顶面到隔离区的顶面测量得到。本发明还公开了控制FinFET结构中的鳍状件高度。

公开(公告)号：CN101635277A

公开(公告)日：2010-01-27

申请号：CN200910000110.7

申请日：2009-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  莫亦先 ,  彭治棠 ,  叶炅翰 ,  郑光茗 ,  庄学理 ,  梁孟松

IPC: H01L21/8238 ,  H01L21/31 ,  H01L21/3105

CPC classification number: H01L21/823481 ,  H01L21/823468 ,  H01L21/823475 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7843

Abstract: 本发明是有关于一种为了无空隙的间隙填充制程的间隙壁外型塑造工程，一种形成半导体元件的方法，其步骤为提供半导体基板；在半导体基板上形成栅极堆叠；紧邻栅极堆叠侧边形成栅极间隙壁；薄化栅极间隙壁；与在薄化栅极间隙壁步骤之后，在栅极间隙壁侧边形成次要栅极间隙壁。

公开(公告)号：CN101789397B

公开(公告)日：2012-05-30

申请号：CN200910166791.4

申请日：2009-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈嘉仁 ,  林益安 ,  林志忠 ,  莫亦先 ,  陈建豪 ,  黄国泰 ,  陈薏新

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/82385 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/42372 ,  H01L29/4966 ,  H01L29/517

Abstract: 本发明提供一种半导体装置的制造方法，包含提供具有第一及第二有源区域的半导体基材，在半导体基材上形成高介电常数介电层，在高介电常数介电层上形成具有第一功函数的第一金属层，移除在第二有源区域中的部分的第一金属层，在第一有源区域的第一金属层及第二有源区域的经部分移除的第一金属层上形成一半导体层，在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠，自第一及第二栅极堆叠中移除半导体层，在第一栅极堆叠的第一金属层及第二栅极堆叠的经部分移除的第一金属层上形成具有第二功函数的第二金属层。本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。

公开(公告)号：CN101789397A

公开(公告)日：2010-07-28

申请号：CN200910166791.4

申请日：2009-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈嘉仁 ,  林益安 ,  林志忠 ,  莫亦先 ,  陈建豪 ,  黄国泰 ,  陈薏新

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/82385 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/42372 ,  H01L29/4966 ,  H01L29/517

Abstract: 本发明提供一种半导体装置的制造方法，包含提供具有第一及第二有源区域的半导体基材，在半导体基材上形成高介电常数介电层，在高介电常数介电层上形成具有第一功函数的第一金属层，移除在第二有源区域中的部分的第一金属层，在第一有源区域的第一金属层及第二有源区域的经部分移除的第一金属层上形成一半导体层，在第一有源区域中形成第一栅极堆叠及在第二有源区域中形成第二栅极堆叠，自第一及第二栅极堆叠中移除半导体层，在第一栅极堆叠的第一金属层及第二栅极堆叠的经部分移除的第一金属层上形成具有第二功函数的第二金属层。本发明提供了简单又具有经济效益的方法来整合高介电常数/金属栅极结构至CMOS工艺中。

公开(公告)号：CN107068761B

公开(公告)日：2021-04-09

申请号：CN201710073471.9

申请日：2017-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张志豪 ,  莫亦先 ,  郭文晖

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234

Abstract: 本公开实施例提供一种半导体元件及其制造方法，半导体元件包括第一鳍状场效晶体管及接触条(源极/漏极接触层)。第一鳍状场效晶体管包括第一鳍结构，往第一方向延伸，第一栅极结构，往与第一方向交叉的第二方向延伸，及第一源极/漏极结构。接触条位于第一源极/漏极结构之上，在平面图往与第一源极/漏极结构交叉的第二方向延伸。接触条包括：第一部分，位于第一源极/漏极结构之上，及第二部分。第二部分未与鳍结构及源极/漏极结构重叠。在平面图中，第二部分于第一方向的宽度小于第一部分于第一方向的宽度。

公开(公告)号：CN103295904A

公开(公告)日：2013-09-11

申请号：CN201210207901.9

申请日：2012-06-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 莫亦先 ,  陈筱筑 ,  江木吉

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 形成轻掺杂漏极(LDD)延伸的系统和方法。实施例包括在半导体鳍片上形成栅电极以及在栅电极上方形成介电层。然后蚀刻栅电极以暴露出半导体鳍片的一部分。鳍片的暴露部分包括LDD延伸。本发明提供具有LDD延伸的FinFET设计。

公开(公告)号：CN101847604B

公开(公告)日：2013-07-24

申请号：CN200910167342.1

申请日：2009-08-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  庄学理 ,  陈嘉仁 ,  赖素贞 ,  莫亦先 ,  陈薏新 ,  沈俊良 ,  林毓超

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/31645 ,  H01L21/31604 ,  H01L21/823842

Abstract: 本发明提供一种半导体装置的制造方法，包括：提供具有一第一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层以移除该第二有源区内的该第一金属层以及部分移除该上盖层的一部；以及形成一第二金属层于该第二有源区内的经部分移除的该上盖层上，其中该第二金属层具有一第二功函数。本发明的半导体装置的制造方法能够改善于制造半导体装置时对于阻剂残留以及高介电常数栅极轮廓的控制能力。

公开(公告)号：CN101635277B

公开(公告)日：2012-07-11

申请号：CN200910000110.7

申请日：2009-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  莫亦先 ,  彭治棠 ,  叶炅翰 ,  郑光茗 ,  庄学理 ,  梁孟松

IPC: H01L21/8238 ,  H01L21/31 ,  H01L21/3105

CPC classification number: H01L21/823481 ,  H01L21/823468 ,  H01L21/823475 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7843

Abstract: 本发明是有关于一种为了无空隙的间隙填充制程的间隙壁外型塑造工程，一种形成半导体元件的方法，其步骤为提供半导体基板；在半导体基板上形成栅极堆叠；紧邻栅极堆叠侧边形成栅极间隙壁；薄化栅极间隙壁；与在薄化栅极间隙壁步骤之后，在栅极间隙壁侧边形成次要栅极间隙壁。