公开(公告)号：CN101728328A

公开(公告)日：2010-06-09

申请号：CN200910174927.6

申请日：2009-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  杨文志 ,  陈建良 ,  费中豪 ,  张启新 ,  杨宝如 ,  庄学理

IPC: H01L21/8232 ,  H01L21/8234 ,  H01L21/335 ,  H01L21/336 ,  H01L21/28 ,  H01L27/04 ,  H01L27/085 ,  H01L27/088 ,  H01L29/772 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/1054 ,  H01L21/823807 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 一种半导体装置及其制造方法，该方法包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在硅基底上形成一硬掩模，其具有一开口以露出在第一有源区域内的硅基底。通过硬掩模的开口蚀刻硅基底以形成一凹陷区在第一有源区域内的硅基底中。成长一硅锗层于凹陷区中使得在第一有源区域内硅锗层的顶表面与在第二有源区域内硅基底的顶表面实质上为共平面。形成金属栅极材料层于硅基底和硅锗层上。图案化金属栅极材料层以形成一金属栅极堆叠于第一有源区域内的硅锗层上。形成一eSiGe源极/漏极应力子分布于第一有源区域内的硅锗层和硅基底上。

公开(公告)号：CN109427571A

公开(公告)日：2019-03-05

申请号：CN201711341333.0

申请日：2017-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁家铭 ,  莫亦先 ,  邱怀贤 ,  张启新 ,  黄仁安 ,  李依叡

IPC: H01L21/302 ,  H01L29/10

Abstract: 本文公开了具有优化的鳍临界尺寸负载的集成电路器件。示例性集成电路器件包括包含第一多鳍结构的核心区域和包含第二多鳍结构的输入/输出区域。第一多鳍结构具有第一宽度并且第二多鳍结构具有第二宽度。第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构具有第一鳍间隔并且第二多鳍结构具有第二鳍间隔。第一鳍间隔小于第二鳍间隔。在一些实施方式中，第一多鳍结构的第一邻近鳍间距大于或等于三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。本发明的实施例还涉及鳍临界尺寸负载优化。

公开(公告)号：CN109427571B

公开(公告)日：2021-07-13

申请号：CN201711341333.0

申请日：2017-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁家铭 ,  莫亦先 ,  邱怀贤 ,  张启新 ,  黄仁安 ,  李依叡

IPC: H01L21/302 ,  H01L29/10

Abstract: 本文公开了具有优化的鳍临界尺寸负载的集成电路器件。示例性集成电路器件包括包含第一多鳍结构的核心区域和包含第二多鳍结构的输入/输出区域。第一多鳍结构具有第一宽度并且第二多鳍结构具有第二宽度。第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构具有第一鳍间隔并且第二多鳍结构具有第二鳍间隔。第一鳍间隔小于第二鳍间隔。在一些实施方式中，第一多鳍结构的第一邻近鳍间距大于或等于三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。本发明的实施例还涉及鳍临界尺寸负载优化。

公开(公告)号：CN102983105B

公开(公告)日：2015-11-25

申请号：CN201210057487.8

申请日：2012-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  张启新 ,  杨仁盛 ,  林大为 ,  罗仕豪 ,  叶志扬 ,  林慧雯 ,  高荣辉 ,  涂元添 ,  林焕哲 ,  彭治棠 ,  郑培仁 ,  杨宝如 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28 ,  H01L29/49

CPC classification number: H01L21/28229 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823864 ,  H01L29/42364 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659

Abstract: 一种制造集成电路的方法，包括：提供半导体衬底并且在该半导体衬底的上方形成栅极电介质(例如，高-k电介质)。在半导体衬底和栅极电介质的上方形成金属栅极结构，并且在该金属栅极结构的上方形成薄电介质膜。该薄电介质膜包含与金属栅极的金属相结合的氮氧化物。该方法还包括：在金属栅极结构的各个侧面上提供层间电介质(ILD)。本发明还提供了一种用于高-k金属栅极器件的自对准绝缘膜。

公开(公告)号：CN101728328B

公开(公告)日：2011-08-24

申请号：CN200910174927.6

申请日：2009-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  杨文志 ,  陈建良 ,  费中豪 ,  张启新 ,  杨宝如 ,  庄学理

IPC: H01L21/8232 ,  H01L21/8234 ,  H01L21/335 ,  H01L21/336 ,  H01L21/28 ,  H01L27/04 ,  H01L27/085 ,  H01L27/088 ,  H01L29/772 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/1054 ,  H01L21/823807 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 一种半导体装置及其制造方法，该方法包括形成一浅沟槽隔离构造于一硅基底中，定义一第一有源区域配置供一P-型场效应晶体管及一第二有源区域配置供一N-型场效应晶体管；在硅基底上形成一硬掩模，其具有一开口以露出在第一有源区域内的硅基底。通过硬掩模的开口蚀刻硅基底以形成一凹陷区在第一有源区域内的硅基底中。成长一硅锗层于凹陷区中使得在第一有源区域内硅锗层的顶表面与在第二有源区域内硅基底的顶表面实质上为共平面。形成金属栅极材料层于硅基底和硅锗层上。图案化金属栅极材料层以形成一金属栅极堆叠于第一有源区域内的硅锗层上。形成一eSiGe源极/漏极应力子分布于第一有源区域内的硅锗层和硅基底上。

公开(公告)号：CN101661958A

公开(公告)日：2010-03-03

申请号：CN200910167454.7

申请日：2009-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建豪 ,  连浩明 ,  李思毅 ,  李启弘 ,  陈建良 ,  费中豪 ,  杨文志 ,  黄仁安 ,  张启新 ,  林俊铭 ,  庄学理 ,  叶俊林 ,  林纲正 ,  黄国泰

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。

公开(公告)号：CN102983105A

公开(公告)日：2013-03-20

申请号：CN201210057487.8

申请日：2012-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  张启新 ,  杨仁盛 ,  林大为 ,  罗仕豪 ,  叶志扬 ,  林慧雯 ,  高荣辉 ,  涂元添 ,  林焕哲 ,  彭治棠 ,  郑培仁 ,  杨宝如 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28 ,  H01L29/49

CPC classification number: H01L21/28229 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823864 ,  H01L29/42364 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659

Abstract: 一种制造集成电路的方法，包括：提供半导体衬底并且在该半导体衬底的上方形成栅极电介质(例如，高-k电介质)。在半导体衬底和栅极电介质的上方形成金属栅极结构，并且在该金属栅极结构的上方形成薄电介质膜。该薄电介质膜包含与金属栅极的金属相结合的氮氧化物。该方法还包括：在金属栅极结构的各个侧面上提供层间电介质(ILD)。本发明还提供了一种用于高-k金属栅极器件的自对准绝缘膜。

公开(公告)号：CN101661958B

公开(公告)日：2012-08-29

申请号：CN200910167454.7

申请日：2009-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建豪 ,  连浩明 ,  李思毅 ,  李启弘 ,  陈建良 ,  费中豪 ,  杨文志 ,  黄仁安 ,  张启新 ,  林俊铭 ,  庄学理 ,  叶俊林 ,  林纲正 ,  黄国泰

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源/漏极区形成于该栅极堆叠的两侧上，该源/漏极区包含一沿着该密封层的外部边缘的轻掺杂源/漏极区。本发明提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。