公开(公告)号：CN111261575B

公开(公告)日：2022-07-15

申请号：CN201911181822.3

申请日：2019-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠荣 ,  王证鈜 ,  林俊铭 ,  李宗霖 ,  林炫政 ,  江文智

IPC: H01L21/762 ,  H01L23/538 ,  H01L21/768

Abstract: 公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。

公开(公告)号：CN111128852B

公开(公告)日：2023-05-05

申请号：CN201911046622.7

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠荣 ,  李宗霖 ,  林俊铭 ,  江文智 ,  王证鈜

IPC: H01L21/762 ,  H01L27/082

Abstract: 本公开的一些实施例提供沟槽隔离的结构以及方法。在一些实施例中，公开一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。

公开(公告)号：CN108288604A

公开(公告)日：2018-07-17

申请号：CN201711208758.4

申请日：2017-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 潘国华 ,  许哲玮 ,  陈华丰 ,  林俊铭 ,  彭陈锽 ,  谢旻谚 ,  巫嘉豪

IPC: H01L21/768 ,  H01L23/535 ,  H01L21/336

CPC classification number: H01L29/665 ,  H01L21/31053 ,  H01L21/31144 ,  H01L21/76802 ,  H01L21/7684 ,  H01L21/7685 ,  H01L21/76877 ,  H01L21/76886 ,  H01L21/76897 ,  H01L29/0847 ,  H01L29/45 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/7851

Abstract: 一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中，并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分，以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。

公开(公告)号：CN115566048A

公开(公告)日：2023-01-03

申请号：CN202210944795.6

申请日：2022-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠荣 ,  林俊铭 ,  李宗霖 ,  林炫政 ,  陈鸿霖

IPC: H01L29/08 ,  H01L29/06 ,  H01L29/10 ,  H01L29/735 ,  H01L21/331

Abstract: 本公开提供双极性接面晶体管结构及其制造方法。双极性接面晶体管结构包括一半导体基底、一集极区、一基极区、一射极区、一环状浅沟槽隔离区以及一基极介电层。集极区形成在半导体基底。基极区形成在集极区之上。射极区形成在基极区之上。环状浅沟槽隔离区形成在半导体基底。基极介电层形成在集极区之上并在基极区的相对侧。基极介电层被环状浅沟槽隔离区的一内侧壁所包围。

公开(公告)号：CN111261575A

公开(公告)日：2020-06-09

申请号：CN201911181822.3

申请日：2019-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠荣 ,  王证鈜 ,  林俊铭 ,  李宗霖 ,  林炫政 ,  江文智

IPC: H01L21/762 ,  H01L23/538 ,  H01L21/768

Abstract: 公开用于减少工艺电荷损坏的结构和方法。在一范例中，公开绝缘体上覆硅(SOI)结构。此绝缘体上覆硅结构包含：基底、多晶硅区和蚀刻停止层。此基底包含：操作层、设置在操作层上方的绝缘层以及设置在绝缘层上方的埋层。多晶硅区从埋层的上表面向下延伸且终止于操作层。蚀刻停止层位于基底上。蚀刻停止层接触基底和多晶硅区两者。

公开(公告)号：CN111128852A

公开(公告)日：2020-05-08

申请号：CN201911046622.7

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈冠荣 ,  李宗霖 ,  林俊铭 ,  江文智 ,  王证鈜

IPC: H01L21/762 ,  H01L27/082

Abstract: 本公开的一些实施例提供沟槽隔离的结构以及方法。在一些实施例中，公开一种硅晶绝缘体结构。硅晶绝缘体结构包括一基板、一介电层以及一多晶硅区域。基板包括一处理层、一绝缘层、一埋入层以及一沟槽。绝缘层是布设在处理层之上。埋入层是布设在绝缘层之上。沟槽是从埋入层的一上表面向下延伸，并在处理层中终止。介电层是位于沟槽的一底表面上，并接触处理层。多晶硅区域是位于沟槽中，并接触介电层。

公开(公告)号：CN104835838B

公开(公告)日：2018-07-10

申请号：CN201410406683.0

申请日：2014-08-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 何伟硕 ,  江宗育 ,  张家铭 ,  林俊铭

IPC: H01L29/423 ,  H01L21/28

CPC classification number: H01L21/823456 ,  H01L21/0273 ,  H01L21/28008 ,  H01L21/28123 ,  H01L21/283 ,  H01L21/31051 ,  H01L21/31144 ,  H01L21/32133 ,  H01L21/32139 ,  H01L21/76802 ,  H01L21/76834 ,  H01L21/76877 ,  H01L21/76897 ,  H01L21/823475 ,  H01L27/088 ,  H01L29/4966 ,  H01L29/51 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659

Abstract: 本发明提供了具有不同宽度的栅极结构及其制造方法。提供了半导体器件结构及其制造方法的实施例。半导体器件结构包括衬底和形成在衬底上方的第一金属栅极结构。第一金属栅极结构具有第一宽度。半导体器件结构进一步包括邻近第一金属栅极结构形成的第一接触件以及形成在衬底上方的第二金属栅极结构。第二金属栅极结构具有小于第一宽度的第二宽度。半导体器件结构进一步包括形成在第二金属栅极结构上方的绝缘层和自对准到第二金属栅极结构的第二接触件。

公开(公告)号：CN103390649A

公开(公告)日：2013-11-13

申请号：CN201310138551.X

申请日：2013-04-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊铭 ,  吴伟成 ,  钟升镇 ,  杨宝如 ,  庄学理

IPC: H01L29/808 ,  H01L21/337

CPC classification number: H01L21/823842 ,  H01L21/823857

Abstract: 本发明描述的是一种在衬底的不同区域上具有五个栅极堆叠件的半导体器件及其制造方法。该器件包括半导体衬底和用于分隔衬底上的不同区域的隔离部件。不同的区域包括p型场效应晶体管(pFET)核心区域、输入/输出pFET(pFET IO)区域、P型场效应晶体管(pFET)核心区域、输入/输出nFET(nFET IO)区域以及高电阻器区域。本发明还提供了一种用于高k和金属栅极堆叠件的器件和方法。

公开(公告)号：CN108288604B

公开(公告)日：2021-05-07

申请号：CN201711208758.4

申请日：2017-11-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 潘国华 ,  许哲玮 ,  陈华丰 ,  林俊铭 ,  彭陈锽 ,  谢旻谚 ,  巫嘉豪

IPC: H01L21/768 ,  H01L23/535 ,  H01L21/336

Abstract: 一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中，并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分，以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。

公开(公告)号：CN107134476A

公开(公告)日：2017-09-05

申请号：CN201611254146.4

申请日：2016-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林俊铭 ,  陈华丰 ,  潘国华 ,  谢旻谚 ,  巫嘉豪

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/66553 ,  H01L21/28008 ,  H01L21/31111 ,  H01L21/823431 ,  H01L21/823468 ,  H01L23/535 ,  H01L29/0847 ,  H01L29/4238 ,  H01L29/512 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/0653 ,  H01L29/785

Abstract: 本揭露内容提供一种半导体装置。半导体装置包含晶体管的第一栅极电极、第一侧壁间隔件、第一绝缘层及第二侧壁间隔件。第一侧壁间隔件沿栅极图案的侧壁配置。第一绝缘层接触第一侧壁间隔件并具有平坦化的顶面。第二侧壁间隔件形成于第一绝缘层的平坦化顶面。第二侧壁间隔件可形成于第一间隔件上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。