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公开(公告)号：CN115050697A
公开(公告)日：2022-09-13
申请号：CN202210216805.4
申请日：2022-03-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L23/528 , H01L21/768
Abstract: 描述一种形成内连线结构的方法。在一些实施例中，方法包含形成罩幕结构于介电层上，而罩幕结构包含第一层、设于第一层上的第二层、及设于第二层上的第三层。方法还包含形成具有第一尺寸的第一开口于第一层中，以及形成多层结构于第一层上方。多层结构包含设于第一开口中及第一层上方的底层、设于底层上的中间层、及设于中间层上的光阻层。方法还包含形成具有第二尺寸的第二开口于底层中，以暴露出部分的介电层，而第二尺寸小于第一尺寸。方法还包含延伸第二开口至介电层。
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公开(公告)号：CN111081548B
公开(公告)日：2023-04-18
申请号：CN201910070502.4
申请日：2019-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/423
Abstract: 本公开的各种实施例涉及一种完全硅化(fully silicided，FUSI)栅控装置及其形成方法，所述方法包括：在衬底上方的栅极结构上形成掩模层，栅极结构包括多晶硅层。在栅极结构的相对侧上的衬底内形成第一源极区及第一漏极区，栅极结构是在第一源极区及第一漏极区之前形成。执行第一移除工艺，以移除掩模层的一部分，并暴露出多晶硅层的上部表面。第一源极区及第一漏极区是在第一移除工艺之前形成。形成与多晶硅层的上部表面直接接触的导电层。导电层是在第一移除工艺之后形成。将导电层和多晶硅层转换成完全硅化层。完全硅化层较薄且厚度均匀。
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公开(公告)号：CN109560081B
公开(公告)日：2021-01-29
申请号：CN201811107942.4
申请日：2018-09-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528
Abstract: 在一些实施例中，提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者，此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中，并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者，配置此些虚设栅极于层间介电层中。
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公开(公告)号：CN102983105B
公开(公告)日：2015-11-25
申请号：CN201210057487.8
申请日：2012-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/28 , H01L29/49
CPC classification number: H01L21/28229 , H01L21/28079 , H01L21/28088 , H01L21/823807 , H01L21/823842 , H01L21/823857 , H01L21/823864 , H01L29/42364 , H01L29/4958 , H01L29/517 , H01L29/518 , H01L29/66545 , H01L29/6659
Abstract: 一种制造集成电路的方法，包括：提供半导体衬底并且在该半导体衬底的上方形成栅极电介质(例如，高-k电介质)。在半导体衬底和栅极电介质的上方形成金属栅极结构，并且在该金属栅极结构的上方形成薄电介质膜。该薄电介质膜包含与金属栅极的金属相结合的氮氧化物。该方法还包括：在金属栅极结构的各个侧面上提供层间电介质(ILD)。本发明还提供了一种用于高-k金属栅极器件的自对准绝缘膜。
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公开(公告)号：CN113314500A
公开(公告)日：2021-08-27
申请号：CN202110436335.8
申请日：2021-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本公开涉及一种半导体结构与其制作方法。半导体内连线结构包括导电线路电性耦接至主动半导体装置，第一蚀刻停止层形成于导电线路上；第一介电层，形成于第一蚀刻停止层上；第二蚀刻停止层形成于第一介电层上；第二介电层形成于第二蚀刻停止层上；以及内连线结构电性耦接至导电线路并延伸穿过第一蚀刻停止层、第一介电层、第二蚀刻停止层、与第二介电层。内连线结构包括通孔，延伸穿过第一蚀刻停止层、第二蚀刻停止层、与第一介电层；以及沟槽，延伸穿过第二介电层。
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Patent Agency Ranking
公开(公告)号：CN110299291A
公开(公告)日：2019-10-01
申请号：CN201810811413.6
申请日：2018-07-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 此处公开制作集成电路装置的方法的例子。在一实施例中，接收集成电路工件，其包括导电内连线结构。形成第一层间介电层于导电内连线结构上，并形成第二层间介电层于第一层间介电层上。形成硬遮罩于第二层间介电层上。蚀刻通孔凹陷穿过第一层间介电层、第二层间介电层、与硬遮罩，以露出导电内连线结构。蚀刻包含提供钝化剂以与遮罩的材料反应以降低对蚀刻所采用的蚀刻剂的敏感度。
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公开(公告)号：CN110970495B
公开(公告)日：2023-05-16
申请号：CN201910717074.X
申请日：2019-08-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H01L21/28
Abstract: 在一些实施例中，本公开涉及一种半导体装置，所述半导体装置包括布置于衬底内的源极区和漏极区。导电栅极设置于衬底的掺杂区上方。栅极介电层设置于源极区与漏极区之间且使导电栅极与掺杂区分离。栅极介电层的最底部表面位于衬底的最顶部表面下方。第一侧壁间隔物和第二侧壁间隔物分别沿导电栅极的第一侧和第二侧布置。第一侧壁间隔物的内部部分和第二侧壁间隔物的内部部分分别覆盖栅极介电层的第一顶部表面和第二顶部表面。漏极延伸区和源极延伸区分别使漏极区和源极区与栅极介电层分离。
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公开(公告)号：CN109560081A
公开(公告)日：2019-04-02
申请号：CN201811107942.4
申请日：2018-09-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528
Abstract: 在一些实施例中，提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者，此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中，并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者，配置此些虚设栅极于层间介电层中。
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公开(公告)号：CN113314500B
公开(公告)日：2025-05-16
申请号：CN202110436335.8
申请日：2021-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本公开涉及一种半导体结构与其制作方法。半导体内连线结构包括导电线路电性耦接至主动半导体装置，第一蚀刻停止层形成于导电线路上；第一介电层，形成于第一蚀刻停止层上；第二蚀刻停止层形成于第一介电层上；第二介电层形成于第二蚀刻停止层上；以及内连线结构电性耦接至导电线路并延伸穿过第一蚀刻停止层、第一介电层、第二蚀刻停止层、与第二介电层。内连线结构包括通孔，延伸穿过第一蚀刻停止层、第二蚀刻停止层、与第一介电层；以及沟槽，延伸穿过第二介电层。
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公开(公告)号：CN112349779B
公开(公告)日：2025-04-08
申请号：CN202010017314.8
申请日：2020-01-08
Applicant: 台湾积体电路制造股份有限公司
Inventor： 林大为
Abstract: 本发明的各种实施例涉及一种半导体装置。半导体装置包含半导体衬底。栅极介电质设置在半导体衬底上方。第一源极/漏极区和第二源极/漏极区设置在半导体衬底中及栅极介电质的相对侧上。栅极电极设置在栅极介电质上方。第一防凹陷结构嵌入栅极电极中，其中第一防凹陷结构的周界设置在栅极电极的周界内。另提供一种半导体装置的形成方法和包括半导体装置的集成芯片。
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