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Patent Agency Ranking
公开(公告)号：CN109326554A
公开(公告)日：2019-02-12
申请号：CN201711239729.4
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 本公开提供一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积第一介电层于上述第一导线上、沉积第二介电层于上述第一介电层上。上述第二介电层包括不同于上述第一介电层的介电材料。上述方法也包括于第一介电层以及第二介电层中图案化出导孔开口，其中使用第一蚀刻工艺参数图案化第一介电层以及使用上述第一蚀刻工艺参数图案化第二介电层。上述方法也包括于第二介电层中图案化出沟槽开口。上述方法也包括于上述导孔开口的底部上、沿着上述导孔开口的侧壁、于上述沟槽开口的底部上以及沿着上述沟槽开口的侧壁沉积扩散阻挡层以及使用导电材料填充上述导孔开口以及上述沟槽开口。
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公开(公告)号：CN107919319A
公开(公告)日：2018-04-17
申请号：CN201710574988.6
申请日：2017-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76813 , H01L21/31105 , H01L21/31116 , H01L21/31144 , H01L21/76804 , H01L21/76819 , H01L21/76826 , H01L21/76843 , H01L21/76877 , H01L2221/1047 , H01L21/76802 , H01L21/76814
Abstract: 本公开实施例提供内连线结构的制造方法，包含形成第一介电层，及在第一介电层中形成开口。此方法也包含对邻近开口的第一介电层施加气体，在对邻近开口的第一介电层施加气体之后，此开口的底面已经平坦化。此方法也包含通过开口蚀刻第一介电层，以暴露出第一介电层底下的第一接触，以及在开口中形成导线。
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公开(公告)号：CN107919319B
公开(公告)日：2022-01-11
申请号：CN201710574988.6
申请日：2017-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开实施例提供内连线结构的制造方法，包含形成第一介电层，及在第一介电层中形成开口。此方法也包含对邻近开口的第一介电层施加气体，在对邻近开口的第一介电层施加气体之后，此开口的底面已经平坦化。此方法也包含通过开口蚀刻第一介电层，以暴露出第一介电层底下的第一接触，以及在开口中形成导线。
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公开(公告)号：CN110299291A
公开(公告)日：2019-10-01
申请号：CN201810811413.6
申请日：2018-07-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60
Abstract: 此处公开制作集成电路装置的方法的例子。在一实施例中，接收集成电路工件，其包括导电内连线结构。形成第一层间介电层于导电内连线结构上，并形成第二层间介电层于第一层间介电层上。形成硬遮罩于第二层间介电层上。蚀刻通孔凹陷穿过第一层间介电层、第二层间介电层、与硬遮罩，以露出导电内连线结构。蚀刻包含提供钝化剂以与遮罩的材料反应以降低对蚀刻所采用的蚀刻剂的敏感度。
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公开(公告)号：CN109326554B
公开(公告)日：2022-02-01
申请号：CN201711239729.4
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 本公开提供一种半导体结构的形成方法。上述方法包括形成第一导线于基板上、沉积第一介电层于上述第一导线上、沉积第二介电层于上述第一介电层上。上述第二介电层包括不同于上述第一介电层的介电材料。上述方法也包括于第一介电层以及第二介电层中图案化出导孔开口，其中使用第一蚀刻工艺参数图案化第一介电层以及使用上述第一蚀刻工艺参数图案化第二介电层。上述方法也包括于第二介电层中图案化出沟槽开口。上述方法也包括于上述导孔开口的底部上、沿着上述导孔开口的侧壁、于上述沟槽开口的底部上以及沿着上述沟槽开口的侧壁沉积扩散阻挡层以及使用导电材料填充上述导孔开口以及上述沟槽开口。
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