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公开(公告)号：CN113314671B
公开(公告)日：2025-01-17
申请号：CN202110275150.3
申请日：2021-03-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赵子昂 , 皮特纳·麦可·格列高里 , 陈则安 , 李连忠 , 林毓超
Abstract: 提供了半导体器件及其使用碳纳米管的制造方法。在实施例中，形成纳米管堆叠件，然后利用非破坏性去除工艺来减小该纳米管堆叠件的厚度。然后可以由减小的纳米管堆叠件来形成诸如晶体管的器件。
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公开(公告)号：CN115472739A
公开(公告)日：2022-12-13
申请号：CN202210174803.3
申请日：2022-02-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储单元包括底部电极、第一介电层、可变电阻层以及顶部电极。第一介电层在侧向上环绕底部电极。底部电极的顶表面位于比第一介电层的顶表面的水平高度低的水平高度处。可变电阻层设置在底部电极以及第一介电层上。可变电阻层与底部电极的顶表面以及第一介电层的顶表面接触。顶部电极设置在可变电阻层上。
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公开(公告)号：CN114927612A
公开(公告)日：2022-08-19
申请号：CN202210015064.3
申请日：2022-01-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例是有关于一种存储单元、具有存储单元的半导体器件及制造存储单元的方法。一种存储单元包括介电结构、存储元件结构以及顶部电极。存储元件结构设置在介电结构中，且存储元件结构包括第一部分及第二部分。第一部分包括第一侧及与第一侧相对的第二侧，其中第一侧的宽度小于第二侧的宽度。第二部分连接到第一部分的第二侧，其中第二部分的宽度大于第一侧的宽度。顶部电极设置在存储元件结构上，其中第二部分设置在第一部分与顶部电极之间。
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公开(公告)号：CN105575899B
公开(公告)日：2018-10-23
申请号：CN201510565985.7
申请日：2015-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 一种形成半导体集成电路(IC)的方法，该半导体IC在不考虑在IC的不同区中具有不同图案密度的情况下具有基本相等的栅极高度，该方法包括：提供在IC的第一区中具有第一图案密度和在IC的第二区中具有第二图案密度的衬底；在衬底之上形成第一多晶硅层，该第一多晶硅层具有不均匀的上表面；在第一多晶硅层之上形成停止层，处理停止层以改变其相对于第一多晶硅层的蚀刻选择性；在停止层之上形成第二多晶硅层；去除第二多晶硅层、停止层和第一多晶硅层的顶部，第一多晶硅层的剩余部分具有平坦的上表面。本发明涉及用于具有不同图案密度的半导体器件的等栅极高度控制方法。
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公开(公告)号：CN108122986A
公开(公告)日：2018-06-05
申请号：CN201711191016.5
申请日：2017-11-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 根据一些实施例，提供半导体装置结构的形成方法。上述方法包含在掩模层上图案化多个芯棒。上述方法亦包含在掩模层和芯棒的上表面上形成蚀刻涂布层。上述方法还包含沉积介电层于掩模层和芯棒上，其中介电层的沿着芯棒的侧壁的第一厚度大于介电层的沿着蚀刻涂布层的第二厚度。此外，上述方法包含移除介电层的水平部分。上述方法亦包含利用介电层留下的垂直部分来作为蚀刻掩模，以图案化掩模层。
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公开(公告)号：CN103681782B
公开(公告)日：2017-03-01
申请号：CN201210507320.7
申请日：2012-11-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/562 , G03F7/70708 , H01L21/26506 , H01L21/32155 , H01L21/6831 , H01L29/0603 , H01L29/34 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体结构的一个实施例。半导体结构包括具有正面和背面的半导体衬底；形成在半导体衬底的正面上的集成电路部件；以及设置在半导体衬底的背面上的多晶硅层。本发明还提供了用于夹持作用减小的远紫外静电吸盘的方法及结构。
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公开(公告)号：CN102468139B
公开(公告)日：2014-03-12
申请号：CN201110073487.2
申请日：2011-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/311 , H01L21/28 , H01L21/8232
CPC classification number: H01L21/32139 , H01L21/0276 , H01L21/28194 , H01L21/31122 , H01L21/31138 , H01L21/823437 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/66545 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供一种制造半导体装置的方法。此方法包含在基材上形成可图形化层。此方法包含在可图形化层上形成第一层。此方法包含在第一层上形成第二层。此第二层实质上比第一层薄。此方法包含以光阻材料经由第一蚀刻工艺图形化第二层，来形成图形化的第二层。此方法包含以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层。在第二蚀刻工艺中，此第一层和第二层有实质上不同的蚀刻速率。此方法包含以图形化的第一层经由第三蚀刻工艺图形化此可图形化层。
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公开(公告)号：CN101685771B
公开(公告)日：2013-10-23
申请号：CN200910173267.X
申请日：2009-09-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/00
CPC classification number: H01J37/32862 , Y10S438/905
Abstract: 本发明提供一种用以预处理及稳定蚀刻腔室的方法及蚀刻腔室的清洁方法，其中用以蚀刻腔室的清洁方法包含提供一蚀刻腔室；导入一含有一惰性气体的第一气体至蚀刻腔室中持续一第一时间；以及在持续第一时间后，传送一第一晶片进入蚀刻腔室，对第一晶片进行蚀刻工艺。本实施例提供一或多个如下所述的优点：(1)减少工艺腔室中的污染物及杂质；(2)减少头片晶片效应；(3)改进晶片关键尺寸的变化；(4)使长期使用工艺腔室所带来的损害最小化；(5)减少用于清洁的平均时间；(6)减少对晶片批作工艺处理的成本：(7)增加每小时可对晶片作工艺处理的数量。
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公开(公告)号：CN101673677A
公开(公告)日：2010-03-17
申请号：CN200910169153.8
申请日：2009-09-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/28079 , H01L21/28088 , H01L21/28123 , H01L29/165 , H01L29/4958 , H01L29/4966 , H01L29/513 , H01L29/517 , H01L29/6653 , H01L29/6659 , H01L29/66636
Abstract: 本发明提供一种半导体制造方法，该方法包括在制造工艺中界定及/或修改栅极结构高度的步骤。上述栅极高度可在制造工艺中一个或以上的阶段，借由蚀刻包含于上述栅极结构中的多晶硅层的一部分而修改(例如降低)。本发明的方法包括于基板上形成一涂层，且该涂层覆盖上述栅极结构。上述涂层经回蚀而露出部分的上述栅极结构。上述栅极结构(例如多晶硅)经回蚀而降低该栅极结构的高度。本发明的制造方法可提供一较大的栅极蚀刻工艺容许度。此外，上述方法使栅极高度根据特定的装置目的而调整，允许在制造工艺中不同的阶段降低栅极高度。
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