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公开(公告)号：CN113782080B
公开(公告)日：2023-08-25
申请号：CN202110476757.8
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418
Abstract: 一种存储器件包括：多个存储器单元；字线，连接到多个存储器单元中的一个，字线被配置为提供第一WL脉冲，第一WL脉冲具有限定第一WL脉冲的脉冲宽度的上升沿和下降沿；第一跟踪WL，形成为与存储器单元相邻，第一跟踪WL被配置为通过物理地或可操作地耦合到被配置为将逻辑状态写入存储器单元的位线(BL)而提供具有上升沿的第二WL脉冲，上升沿具有减小的斜率；以及第一跟踪BL，被配置为模拟BL，第一跟踪BL耦合到第一跟踪WL，使得基于第二WL脉冲的上升沿的减小的斜率而增加第一WL脉冲的脉冲宽度。本发明的实施例还涉及操作存储器件的方法。
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公开(公告)号：CN104637517B
公开(公告)日：2018-01-05
申请号：CN201410020019.2
申请日：2014-01-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C11/419 , G11C7/12
Abstract: 本发明的器件包括连接在位线电压节点和接地节点之间的晶体管开关，以及连接至晶体管开关的栅极节点的升压信号电路，其中，该升压信号电路提供响应于写入使能信号的升压信号。该器件还包括第一延迟元件和与该第一延迟元件串联的第一电容器。第一电容器具有连接至位线电压节点的第一端和通过第一延迟元件连接至栅极节点的第二端。本发明还包括用于SRAM写入辅助的负位线升压方案。
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公开(公告)号：CN102820052A
公开(公告)日：2012-12-12
申请号：CN201110399392.X
申请日：2011-12-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C11/418 , G11C7/1012 , G11C7/18 , G11C11/413
Abstract: 一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。
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公开(公告)号：CN116434793A
公开(公告)日：2023-07-14
申请号：CN202310146345.7
申请日：2023-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/14 , G11C11/412 , G11C11/417
Abstract: 一种电源控制器件，包括第一开关和第二开关。第一开关的第一端子被配置为接收第一电压域中的第一电压信号，第二开关的第一端子被配置为接收不同于第一电压域的第二电压域中的第二电压信号。第二开关的第二端子耦接第一开关的第二端子，控制电路耦接第一开关和第二开关的控制端子。控制电路被配置为响应于第一电压信号的电压电平的降低而接通第一开关。本申请的实施例还涉及电源控制电路以及方法。
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公开(公告)号：CN113948464A
公开(公告)日：2022-01-18
申请号：CN202110409830.X
申请日：2021-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及具有栅极间隔件结构的场效应晶体管器件。提供了一种半导体器件及形成这种半导体器件的方法。根据本公开的方法包括：在衬底之上形成半导体元件，该半导体元件包括沟道区域和源极/漏极区域；在半导体元件的沟道区域之上形成虚设栅极堆叠；在虚设栅极堆叠的侧壁之上沉积第一间隔件层；在第一间隔件层之上沉积第二间隔件层，其中，第二间隔件层包括至少一个硅子层和至少一个含氮子层；在沉积第二间隔件层之后，蚀刻半导体元件的源极/漏极区域以形成源极/漏极凹部；以及在蚀刻之后，去除第二间隔件层。
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Patent Agency Ranking
公开(公告)号：CN108983867A
公开(公告)日：2018-12-11
申请号：CN201810508904.3
申请日：2018-05-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G05F3/26
CPC classification number: G01R19/16519 , G01R19/0038 , G01R19/04 , G01R19/16552 , H03K19/0013 , H03K19/0944 , G05F3/26
Abstract: 本发明公开一种电压选择电路。电压选择电路包括：电源检测电路，被配置成将输出电压分别与第一输入电压及第二输入电压进行比较；锁存电路，耦合到所述电源检测电路，且被配置成在所述输出电压低于所述第一输入电压或所述第二输入电压时翻转一对输出信号各自的逻辑状态；以及选择电路，耦合到所述锁存电路，且被配置成基于所述一对输出信号各自的所述逻辑状态而使用所述第一输入电压或所述第二输入电压作为所述输出电压。
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公开(公告)号：CN104637529A
公开(公告)日：2015-05-20
申请号：CN201410033720.8
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/16 , G11C8/18
Abstract: 除了其他方面，提供了用于便于对单端口存储器件进行存取操作的一种或多种技术或者系统。在系统时钟的单时钟周期期间对单端口存储器件（诸如SPSRAM的6晶体管位单元阵列）进行多次存取操作。在一个实施例中，封装控制器基于系统时钟的上升沿在系统时钟的第一时钟周期期间启动第一存取操作。响应于在第一时钟操作期间接收操作完成信号，封装控制器在第一时钟周期期间启动对单端口存储器件的第二存取操作。采用这种方式，对于比用于改进的存储密度的多端口存储器件占用相对较小面积的单端口存储器件，实现了多端口存取功能，诸如以串行方式减轻操作干扰。本发明还提供了SPSRAM封装器。
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公开(公告)号：CN113782080A
公开(公告)日：2021-12-10
申请号：CN202110476757.8
申请日：2021-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/418
Abstract: 一种存储器件包括：多个存储器单元；字线，连接到多个存储器单元中的一个，字线被配置为提供第一WL脉冲，第一WL脉冲具有限定第一WL脉冲的脉冲宽度的上升沿和下降沿；第一跟踪WL，形成为与存储器单元相邻，第一跟踪WL被配置为通过物理地或可操作地耦合到被配置为将逻辑状态写入存储器单元的位线(BL)而提供具有上升沿的第二WL脉冲，上升沿具有减小的斜率；以及第一跟踪BL，被配置为模拟BL，第一跟踪BL耦合到第一跟踪WL，使得基于第二WL脉冲的上升沿的减小的斜率而增加第一WL脉冲的脉冲宽度。本发明的实施例还涉及操作存储器件的方法。
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公开(公告)号：CN110504155B
公开(公告)日：2021-05-25
申请号：CN201811318128.7
申请日：2018-11-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , C23C16/34 , C23C16/455
Abstract: 一种方法，包括：将晶圆放入工艺室中；和在晶圆的基底层上沉积氮化硅层。沉积氮化硅层的工艺包括将含硅前体引入工艺室中；从工艺室清除含硅前体；将氢自由基引入工艺室中；从工艺室清除氢自由基；将含氮前体引入工艺室中；和从工艺室清除含氮前体。本发明实施例涉及通过氢处理形成低应力氮化硅层。
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公开(公告)号：CN111128282A
公开(公告)日：2020-05-08
申请号：CN201911062996.8
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了写入辅助电路。写入辅助电路包括：晶体管开关，耦合在单元阵列的位线电压节点和接地节点之间。反相器用于响应于写入使能信号而接收升压信号。反相器的输出耦合至晶体管开关的栅极。写入辅助电路还包括金属电容器，金属电容器具有耦合至位线电压节点的第一端和耦合至栅极节点的第二端。电容器用于响应于升压信号将位线电压节点的位线电压从接地电压驱动至负值。本发明的实施例还涉及将位线电压负升压的方法。
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