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公开(公告)号：CN116884453A
公开(公告)日：2023-10-13
申请号：CN202310541304.8
申请日：2023-05-15
申请人： 台湾积体电路制造股份有限公司
摘要： 本发明的实施例提供了一种存储器电路包括：第一位线和第二位线，耦合至一组存储器单元；局部输入输出电路，包括第一数据线和第二数据线；第一控制电路，被配置为生成第一感测放大器信号和第二感测放大器信号；第二控制电路，被配置为响应于至少第二控制信号或第三控制信号而生成第一控制信号；开关电路，被配置为在写入操作期间将第一输入信号和第二输入信号传送至对应的第一数据线和第二数据线，并且在读取操作期间，将第一数据线和第二数据线与第一输入信号和第二输入信号电隔离；以及第一锁存器，在读取操作期间被配置为感测放大器，并且在写入操作期间被配置为写入锁存器。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN113782080B
公开(公告)日：2023-08-25
申请号：CN202110476757.8
申请日：2021-04-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/418
摘要： 一种存储器件包括：多个存储器单元；字线，连接到多个存储器单元中的一个，字线被配置为提供第一WL脉冲，第一WL脉冲具有限定第一WL脉冲的脉冲宽度的上升沿和下降沿；第一跟踪WL，形成为与存储器单元相邻，第一跟踪WL被配置为通过物理地或可操作地耦合到被配置为将逻辑状态写入存储器单元的位线(BL)而提供具有上升沿的第二WL脉冲，上升沿具有减小的斜率；以及第一跟踪BL，被配置为模拟BL，第一跟踪BL耦合到第一跟踪WL，使得基于第二WL脉冲的上升沿的减小的斜率而增加第一WL脉冲的脉冲宽度。本发明的实施例还涉及操作存储器件的方法。
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公开(公告)号：CN109215695B
公开(公告)日：2020-11-06
申请号：CN201810584360.9
申请日：2018-06-08
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C5/14
摘要： 电子器件包括内部电源导轨；多个第一主接头开关，用于将内部电源导轨耦合到第一电源；多个第二主接头开关，用于将内部电源导轨耦合到第二电源；辅助电路，包括用于将内部电源导轨耦合到第一电源的第一辅助接头开关和用于将内部电源导轨耦合到第二电源的第二辅助接头开关；反馈电路，反馈电路跟踪第一和第二主接头开关的状态；以及控制电路，控制电路响应于开关控制信号和反馈电路的输出来控制第一主接头开关、第二主接头开关以及第一和第二辅助接头开关。本发明提供了用于电子器件的电源转换方法及存储器件。
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公开(公告)号：CN111048132A
公开(公告)日：2020-04-21
申请号：CN201910963803.X
申请日：2019-10-11
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/412 , G11C11/417 , G11C5/14 , H03K17/687
摘要： 电源开关控制电路包括配置为向存储器阵列供电的电源轨。第一头部开关将电源轨耦合到与第一电源域对应的第一电源。第二头部开关将电源轨耦合到与第二电源域对应的第二电源。控制电路配置为接收选择信号和关闭信号，并且响应于选择信号和关闭信号向第一头部开关和第二头部开关输出控制信号以选择性地将第一头部开关和第二头部开关分别耦合到第一电源和第二电源。控制电路配置为响应于关闭信号并且不考虑选择信号，将控制信号输出到第一头部开关和第二头部开关，以将第一头部开关和第二头部开关与第一电源和第二电源断开。本发明的实施例还涉及存储器器件和控制电源开关的方法。
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公开(公告)号：CN110728999A
公开(公告)日：2020-01-24
申请号：CN201910639796.8
申请日：2019-07-16
申请人： 台湾积体电路制造股份有限公司
摘要： 由存储器单元形成的锁存器包括配置为接收时钟信号的时钟输入端子、互补第一和第二数据端子以及锁存电路。锁存电路具有第一反相器和第二反相器。第一反相器具有耦合到第一数据端子的输入端子，并且第二反相器具有耦合到第二数据端子的输入端子。第一传输门晶体管耦合在第二反相器的输出端子和第一数据端子之间，并且第二传输门晶体管耦合在第一反相器的输出端子和第二数据端子之间。第一传输门晶体管和第二传输门晶体管的每个都具有耦合到时钟输入端子的栅极端子。第一反相器的输入端子不直接连接到第二反相器的输出端子，并且第二反相器的输入端子不直接连接到第一反相器的输出端子。本发明的实施例还涉及电路、集成电路和形成锁存电路的方法。
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公开(公告)号：CN108962310A
公开(公告)日：2018-12-07
申请号：CN201810508557.4
申请日：2018-05-24
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/413
摘要： 提供用于静态随机存取存储器装置的字线脉宽控制的装置。预解码器电路内的反相器接收具有时控地址的第一输入。所述反相器基于所述时控地址而确定输出。基于所述输出而修改所述静态随机存取存储器装置的解码器驱动器电路的电负载。对耦合在共同节点处的晶体管提供电流。所述晶体管被配置成电耦合所述静态随机存取存储器装置内的所述解码器驱动器电路的多个晶体管。
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公开(公告)号：CN101859600B
公开(公告)日：2017-06-09
申请号：CN201010155572.9
申请日：2010-04-02
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G11C11/413 , G11C5/063
摘要： 本发明公开了一种集成电路结构，包括：一有源电源供应线；一数据保持电源供应线；以及一存储器宏，连接至该有源电源供应线与该数据保持电源供应线，该存储器宏包括：一存储器晶格阵列；以及一开关，用以切换该存储器晶格阵列，而使其连接至该有源电源供应线，或使其连接至该数据保持电源供应线，其中该数据保持电源供应线位于该存储器宏的外部。本发明的存储器可在不牺牲其数据保持力的同时降低漏电流，也不会造成芯片面积上的空间浪费。
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公开(公告)号：CN104050994A
公开(公告)日：2014-09-17
申请号：CN201310241750.3
申请日：2013-06-18
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C7/06
CPC分类号： G11C7/065 , G06F17/5063 , G06F17/5081 , G11C7/1048 , G11C7/12 , G11C11/419
摘要： 用于存储器件的读出放大器包括：第一节点和第二节点、输入器件和输出器件。存储器件包括第一位线和第二位线以及连接至位线的至少一个存储单元。第一节点和第二节点分别连接至第一位线和第二位线。输入器件连接至第一节点和第二节点，响应于从存储单元读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件连接至第一节点，以输出从存储单元读出的第一数据或第二数据。第一电流大于第二电流。本发明还提供了非对称读出放大器、存储器件及设计方法。
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公开(公告)号：CN102157189B
公开(公告)日：2014-02-05
申请号：CN201010565591.9
申请日：2010-11-26
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G11C7/1048 , G11C5/14
摘要： 本发明是有关于一种多电源域设计的电路、方法与存储阵列的设计方法，在与存储阵列相关的实施例中，感应放大器使用第一供应电源，例如电压VDDA，而其它的电路，例如：信号输出逻辑，使用第二供应电源，例如电压VDDB。各种的实施例将感应放大器和一对转移装置设置在区域输入/输出装置列中，并将电压保持器设置在同一存储阵列的主输入/输出部分中。在适当的时候，感应放大器、转移装置和电压保持器一起运作，如此由电压VDDB所提供的电路的数据位准可相等于电压VDDA所提供的电路的数据位准。
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公开(公告)号：CN102339639B
公开(公告)日：2014-01-01
申请号：CN201010538947.X
申请日：2010-11-05
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C11/413
CPC分类号： G11C8/10 , G11C11/413
摘要： 本发明提供一种字符线译码器、内存装置与其电路布局的布置方法。字符线译码器包含驱动电路、字符线、主要输入线、次要输入线、区域译码线、译码线与丛集译码线。在此布置方法中，首先提供驱动器丛集，其包含驱动电路，每一驱动电路的输出是提供字符线中的相应字符线。接着，分别提供第一和第二译码信号于第一和第二译码线，第一译码线是用以选择驱动器丛集中的一者，而第二译码线是用以在被选出的驱动器丛集中，选择驱动电路的一者。然后，提供以第一方向来排列的输入线。接着，提供区域译码线，其是透过输入线的相应一者来耦接至相应驱动器丛集的驱动电路。然后，提供以第一方向来排列的第三译码线，其是耦接至相应区域译码线以及第一译码线的一者。
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