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公开(公告)号：CN104658597B
公开(公告)日：2017-10-20
申请号：CN201410031943.0
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417
CPC classification number: G11C8/10 , G11C7/02 , G11C8/14 , G11C11/418 , G11C11/419
Abstract: 本发明提供了用于存储单元的三维（3‑D）写辅助方案。一种集成电路包括存储单元阵列和写逻辑单元阵列。集成电路还包括写地址解码器，写地址解码器包括多个写输出端。写逻辑单元阵列电连接至多个写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。
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公开(公告)号：CN104051003B
公开(公告)日：2017-03-01
申请号：CN201310239318.0
申请日：2013-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C7/22 , G11C11/419 , G11C2207/2227
Abstract: 一种用于改进SRAM的写操作的脉冲式动态LCV电路。该脉冲式动态LCV电路包括：具有多个可选择的降低的电源电压的电压调节电路和具有多个可选择的逻辑状态转换时序的时序调节电路，以用于可调节性地控制从被选择的降低的电源电压恢复到额定电源电压的转换的电压和时序。电压调节电路具有多个可选择的晶体管，其在独立被选择时具有进一步下拉降低的电源电压的累积效应。时序调节电路具有多个可选择的多路选择器，其在被独立选择用于延迟的电压转换时具有使提供给SRAM的电压延迟从降低的电源电压恢复到额定电源电压的累积效应。本发明还提供了用于存储器写数据操作的电路。
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公开(公告)号：CN103226968B
公开(公告)日：2016-08-03
申请号：CN201210545840.7
申请日：2012-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/12 , G11C7/106 , G11C7/1087 , G11C7/18 , G11C11/419 , G11C2207/005
Abstract: 本发明涉及存储器及其操作方法，其中，一种存储器包括多个存储块、多条全局位线、公共预充电电路以及选择电路。每个存储块都包括一对位线以及连接至一对位线的多个存储单元。每条全局位线都连接至至少一个存储块。预充电电路被配置为一次将一条全局位线预充电至预充电电压。选择电路连接在预充电电路和全局位线之间，并且被配置为一次将一条全局位线连接至预充电电路。
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公开(公告)号：CN104051003A
公开(公告)日：2014-09-17
申请号：CN201310239318.0
申请日：2013-06-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419
CPC classification number: G11C7/22 , G11C11/419 , G11C2207/2227
Abstract: 一种用于改进SRAM的写操作的脉冲式动态LCV电路。该脉冲式动态LCV电路包括：具有多个可选择的降低的电源电压的电压调节电路和具有多个可选择的逻辑状态转换时序的时序调节电路，以用于可调节性地控制从被选择的降低的电源电压恢复到额定电源电压的转换的电压和时序。电压调节电路具有多个可选择的晶体管，其在独立被选择时具有进一步下拉降低的电源电压的累积效应。时序调节电路具有多个可选择的多路选择器，其在被独立选择用于延迟的电压转换时具有使提供给SRAM的电压延迟从降低的电源电压恢复到额定电源电压的累积效应。本发明还提供了用于存储器写数据操作的电路。
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公开(公告)号：CN102456386A
公开(公告)日：2012-05-16
申请号：CN201110081024.0
申请日：2011-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/067 , G11C7/12 , G11C11/419
Abstract: 一种具有单端读出电路的存储器，包括位线、与位线连接的存储器单元及预充电电路。预充电电路对位线预充电至电源电压和地之间的预充电电压。本发明还提供了一种存储器单端读出电路。
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Patent Agency Ranking
公开(公告)号：CN102456386B
公开(公告)日：2014-02-19
申请号：CN201110081024.0
申请日：2011-03-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/067 , G11C7/12 , G11C11/419
Abstract: 一种具有单端读出电路的存储器，包括位线、与位线连接的存储器单元及预充电电路。预充电电路对位线预充电至电源电压和地之间的预充电电压。本发明还提供了一种存储器单端读出电路。
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公开(公告)号：CN103226968A
公开(公告)日：2013-07-31
申请号：CN201210545840.7
申请日：2012-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/12 , G11C7/106 , G11C7/1087 , G11C7/18 , G11C11/419 , G11C2207/005
Abstract: 本发明涉及存储器及其操作方法，其中，一种存储器包括多个存储块、多条全局位线、公共预充电电路以及选择电路。每个存储块都包括一对位线以及连接至一对位线的多个存储单元。每条全局位线都连接至至少一个存储块。预充电电路被配置为一次将一条全局位线预充电至预充电电压。选择电路连接在预充电电路和全局位线之间，并且被配置为一次将一条全局位线连接至预充电电路。
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公开(公告)号：CN104050994B
公开(公告)日：2016-12-28
申请号：CN201310241750.3
申请日：2013-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G06F17/5063 , G06F17/5081 , G11C7/1048 , G11C7/12 , G11C11/419
Abstract: 用于存储器件的读出放大器包括：第一节点和第二节点、输入器件和输出器件。存储器件包括第一位线和第二位线以及连接至位线的至少一个存储单元。第一节点和第二节点分别连接至第一位线和第二位线。输入器件连接至第一节点和第二节点，响应于从存储单元读出的第一数据，生成朝向预定电压拉动第一节点的第一电流，并且响应于从存储单元读出的第二数据，生成朝向预定电压拉动第二节点的第二电流。输出器件连接至第一节点，以输出从存储单元读出的第一数据或第二数据。第一电流大于第二电流。本发明还提供了非对称读出放大器、存储器件及设计方法。
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公开(公告)号：CN103247332B
公开(公告)日：2016-02-24
申请号：CN201210384824.4
申请日：2012-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/413
CPC classification number: G11C11/4094 , G11C11/419
Abstract: 一种存储器包括第一位线、耦合至第一位线的存储单元和耦合至第一位线的读辅助器件。读辅助器件被配置成响应于从存储单元读出的第一数据将第一位线上的第一电压拉向预定电压。读辅助器件包括配置成在第一阶段期间在第一位线与预定电压的节点之间建立第一电流路径的第一电路。读辅助器件还包括配置成在第二后续阶段期间在第一位线与预定电压的节点之间建立第二电流路径的第二电路。本发明还提供了具有读辅助器件的存储器及其操作方法。
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公开(公告)号：CN104658597A
公开(公告)日：2015-05-27
申请号：CN201410031943.0
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/417
CPC classification number: G11C8/10 , G11C7/02 , G11C8/14 , G11C11/418 , G11C11/419
Abstract: 本发明提供了用于存储单元的三维（3-D）写辅助方案。一种集成电路包括存储单元阵列和写逻辑单元阵列。集成电路还包括写地址解码器，写地址解码器包括多个写输出端。写逻辑单元阵列电连接至多个写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。
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