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公开(公告)号：CN104637517B
公开(公告)日：2018-01-05
申请号：CN201410020019.2
申请日：2014-01-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C11/419 , G11C7/12
Abstract: 本发明的器件包括连接在位线电压节点和接地节点之间的晶体管开关，以及连接至晶体管开关的栅极节点的升压信号电路，其中，该升压信号电路提供响应于写入使能信号的升压信号。该器件还包括第一延迟元件和与该第一延迟元件串联的第一电容器。第一电容器具有连接至位线电压节点的第一端和通过第一延迟元件连接至栅极节点的第二端。本发明还包括用于SRAM写入辅助的负位线升压方案。
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公开(公告)号：CN102799211B
公开(公告)日：2015-04-08
申请号：CN201110317859.1
申请日：2011-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/04
CPC classification number: G06F1/3287 , G06F1/3237 , Y02D10/128 , Y02D10/171
Abstract: 内部时钟门控装置包括：静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为，使得当时钟使能信号具有逻辑高状态时，多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面，当时钟使能信号具有逻辑低状态时，多米诺逻辑模块的输出生成逻辑低信号。此外，静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
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公开(公告)号：CN104599700B
公开(公告)日：2018-01-26
申请号：CN201410014016.8
申请日：2014-01-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/419 , G11C7/18
Abstract: 半导体存储器包括多个子存储体，每个子存储体包括连接至局部位线组的一行或多行存储器位单元，其中，子存储体共享相同的全局位线组，以用于从子存储体的存储器位单元读取数据和/或将数据写入子存储体的存储器位单元。半导体存储芯片还包括用于每个子存储体的多个开关元件，其中，每个开关元件连接子存储体中的相应的一个存储器位单元的局部位线和全局位线，以用于在局部位线和全局位线之间进行数据传输。半导体存储芯片还包括多个存储体选择信号线，每个存储体选择信号线与相应的一个子存储体中的开关元件连接，其中，存储体选择信号线承载多个存储体选择信号以选择一个子存储体，从而用于在局部位线和全局位线之间进行数据传输。本发明还包括高密度存储器结构。
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Patent Agency Ranking
公开(公告)号：CN102969018A
公开(公告)日：2013-03-13
申请号：CN201210033287.9
申请日：2012-02-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/063 , G11C11/413 , Y10T307/445
Abstract: 本发明公开一种具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段。通过隔离离信号源更远的负载设备的子集，并且通过旁路更接近信号源的子集的飞跨导体将更远子集连接至信号，改善通过沿着导体顺序连接的多个负载设备的信号的传播延迟。该技术可应用于连接至给定字线的随机存取存储器(SRAM)中的位单元的子集、或应用至顺序地连接至选通信号的字线解码器门、以及其他电路，该电路中，可选择为一组的负载设备可以通过到信号源的接近度被分为子集。在具有多级的SRAM布局中，不同金属沉积层承载与旁路较近子集的飞跨导体相对的负载设备之间的导体支路。
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公开(公告)号：CN102969018B
公开(公告)日：2016-01-20
申请号：CN201210033287.9
申请日：2012-02-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/063 , G11C11/413 , Y10T307/445
Abstract: 本发明公开一种具有沿着信号路径的连续负载设备的集成电路中的飞跨导体片段。通过隔离离信号源更远的负载设备的子集，并且通过旁路更接近信号源的子集的飞跨导体将更远子集连接至信号，改善通过沿着导体顺序连接的多个负载设备的信号的传播延迟。该技术可应用于连接至给定字线的随机存取存储器(SRAM)中的位单元的子集、或应用至顺序地连接至选通信号的字线解码器门、以及其他电路，该电路中，可选择为一组的负载设备可以通过到信号源的接近度被分为子集。在具有多级的SRAM布局中，不同金属沉积层承载与旁路较近子集的飞跨导体相对的负载设备之间的导体支路。
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公开(公告)号：CN104637517A
公开(公告)日：2015-05-20
申请号：CN201410020019.2
申请日：2014-01-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C11/419 , G11C7/12
Abstract: 本发明的器件包括连接在位线电压节点和接地节点之间的晶体管开关，以及连接至晶体管开关的栅极节点的升压信号电路，其中，该升压信号电路提供响应于写入使能信号的升压信号。该器件还包括第一延迟元件和与该第一延迟元件串联的第一电容器。第一电容器具有连接至位线电压节点的第一端和通过第一延迟元件连接至栅极节点的第二端。本发明还包括用于SRAM写入辅助的负位线升压方案。
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公开(公告)号：CN102799211A
公开(公告)日：2012-11-28
申请号：CN201110317859.1
申请日：2011-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F1/04
CPC classification number: G06F1/3287 , G06F1/3237 , Y02D10/128 , Y02D10/171
Abstract: 内部时钟门控装置包括：静态逻辑模块和多米诺逻辑模块。将静态逻辑模块配置为接收时钟信号和时钟使能信号。将多米诺逻辑模块配置为从静态逻辑模块的输出接收时钟信号和控制信号。状态逻辑模块和多米诺逻辑模块进一步被配置为，使得当时钟使能信号具有逻辑高状态时，多米诺逻辑模块的输出生成相位与时钟信号类似的信号。另一方面，当时钟使能信号具有逻辑低状态时，多米诺逻辑模块的输出生成逻辑低信号。此外，静态逻辑模块和多米诺逻辑模块可以分别减少内部时钟门控装置的设置时间和延迟时间。
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公开(公告)号：CN104599700A
公开(公告)日：2015-05-06
申请号：CN201410014016.8
申请日：2014-01-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/419 , G11C7/18
Abstract: 半导体存储器包括多个子存储体，每个子存储体包括连接至局部位线组的一行或多行存储器位单元，其中，子存储体共享相同的全局位线组，以用于从子存储体的存储器位单元读取数据和/或将数据写入子存储体的存储器位单元。半导体存储芯片还包括用于每个子存储体的多个开关元件，其中，每个开关元件连接子存储体中的相应的一个存储器位单元的局部位线和全局位线，以用于在局部位线和全局位线之间进行数据传输。半导体存储芯片还包括多个存储体选择信号线，每个存储体选择信号线与相应的一个子存储体中的开关元件连接，其中，存储体选择信号线承载多个存储体选择信号以选择一个子存储体，从而用于在局部位线和全局位线之间进行数据传输。本发明还包括高密度存储器结构。
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