公开(公告)号：CN102820052A

公开(公告)日：2012-12-12

申请号：CN201110399392.X

申请日：2011-12-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彝梓 ,  谢维哲 ,  赖蔡兴 ,  许铃芳 ,  谢豪泰

IPC: G11C11/419

CPC classification number: G11C11/418 ,  G11C7/1012 ,  G11C7/18 ,  G11C11/413

Abstract: 一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。

公开(公告)号：CN102820052B

公开(公告)日：2015-09-02

申请号：CN201110399392.X

申请日：2011-12-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彝梓 ,  谢维哲 ,  赖蔡兴 ,  许铃芳 ,  谢豪泰

IPC: G11C11/419

CPC classification number: G11C11/418 ,  G11C7/1012 ,  G11C7/18 ,  G11C11/413

Abstract: 一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。