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公开(公告)号：CN110660416B
公开(公告)日：2021-10-15
申请号：CN201910293180.X
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/10
Abstract: 本发明的实施例描述了各个示例性存储装置。各个示例性存储装置可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些数据线的电子数据写入一个或多个存储单元中。在一些情况下，在各个示例性存储装置将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在这些数据线的预充电期间，各个示例性存储装置将这些数据线与这些示例性存储装置内的专用电路电隔离。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入这些数据线，以存储到一个或多个存储单元中。本发明的实施例还描述了存储装置的写入驱动器及其操作方法。
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公开(公告)号：CN107403635B
公开(公告)日：2021-02-05
申请号：CN201710182966.5
申请日：2017-03-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
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公开(公告)号：CN110660416A
公开(公告)日：2020-01-07
申请号：CN201910293180.X
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/10
Abstract: 本发明的实施例描述了各个示例性存储装置。各个示例性存储装置可以选择各个控制线以将来自一个或多个存储单元的电子数据读取到数据线上和/或将来自这些数据线的电子数据写入一个或多个存储单元中。在一些情况下，在各个示例性存储装置将电子数据写入一个或多个存储单元之前，将这些数据线充电(也称为预充电)至第一逻辑值，诸如逻辑1。在这些数据线的预充电期间，各个示例性存储装置将这些数据线与这些示例性存储装置内的专用电路电隔离。该专用电路(也称为写入驱动器)在写入操作模式期间将电子数据写入这些数据线，以存储到一个或多个存储单元中。本发明的实施例还描述了存储装置的写入驱动器及其操作方法。
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Patent Agency Ranking
公开(公告)号：CN104637529A
公开(公告)日：2015-05-20
申请号：CN201410033720.8
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/16 , G11C8/18
Abstract: 除了其他方面，提供了用于便于对单端口存储器件进行存取操作的一种或多种技术或者系统。在系统时钟的单时钟周期期间对单端口存储器件（诸如SPSRAM的6晶体管位单元阵列）进行多次存取操作。在一个实施例中，封装控制器基于系统时钟的上升沿在系统时钟的第一时钟周期期间启动第一存取操作。响应于在第一时钟操作期间接收操作完成信号，封装控制器在第一时钟周期期间启动对单端口存储器件的第二存取操作。采用这种方式，对于比用于改进的存储密度的多端口存储器件占用相对较小面积的单端口存储器件，实现了多端口存取功能，诸如以串行方式减轻操作干扰。本发明还提供了SPSRAM封装器。
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公开(公告)号：CN102456387A
公开(公告)日：2012-05-16
申请号：CN201110174982.2
申请日：2011-06-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/10 , G11C7/1012 , G11C7/106 , G11C7/1066
Abstract: 本发明涉及一种多工电路及使用一多工器输出数据的方法，所述多工电路包含多个第一电路和耦接至这些第一电路的输出的第二电路。配置这些第一电路的一第一电路，以接收第一数据线(data line)做为第一输入，和时脉信号做为第二输入，并提供输出信号至第一电路输出。在选择使用第一电路后，基于第一数据线的第一数据逻辑准位，来配置时脉信号、耦接至第二电路的第一电路的第一子电路、和第二电路，以提供第一输出逻辑准位至输出信号；并基于第一数据线的第二数据逻辑准位，来配置耦接至第一电路输出的第一电路的第二子电路，以提供第二输出逻辑准位至输出信号。
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公开(公告)号：CN102456387B
公开(公告)日：2015-03-11
申请号：CN201110174982.2
申请日：2011-06-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12
CPC classification number: G11C7/10 , G11C7/1012 , G11C7/106 , G11C7/1066
Abstract: 本发明涉及一种多工电路及使用一多工器输出数据的方法，所述多工电路包含多个第一电路和耦接至这些第一电路的输出的第二电路。配置这些第一电路的一第一电路，以接收第一数据线(data line)上的数据做为第一输入，和时脉信号做为第二输入，并提供输出信号至第一输出。在选择使用第一电路后，基于第一数据线的第一数据逻辑准位，来配置时脉信号、耦接至第二电路的第一电路的第一子电路、和第二电路，以提供第一输出逻辑准位至输出信号；并基于第一数据线的第二数据逻辑准位，来配置耦接至第一输出的第一电路的第二子电路，以提供第二输出逻辑准位至输出信号。
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公开(公告)号：CN104637529B
公开(公告)日：2017-11-24
申请号：CN201410033720.8
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/16 , G11C8/18
Abstract: 除了其他方面，提供了用于便于对单端口存储器件进行存取操作的一种或多种技术或者系统。在系统时钟的单时钟周期期间对单端口存储器件（诸如SPSRAM的6晶体管位单元阵列）进行多次存取操作。在一个实施例中，封装控制器基于系统时钟的上升沿在系统时钟的第一时钟周期期间启动第一存取操作。响应于在第一时钟操作期间接收操作完成信号，封装控制器在第一时钟周期期间启动对单端口存储器件的第二存取操作。采用这种方式，对于比用于改进的存储密度的多端口存储器件占用相对较小面积的单端口存储器件，实现了多端口存取功能，诸如以串行方式减轻操作干扰。本发明还提供了SPSRAM封装器。
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公开(公告)号：CN107403635A
公开(公告)日：2017-11-28
申请号：CN201710182966.5
申请日：2017-03-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
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