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公开(公告)号：CN111223834A
公开(公告)日：2020-06-02
申请号：CN201910800057.2
申请日：2019-08-28
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/538 , H01L27/088
Abstract: 提供了集成电路装置。所述集成电路装置包括：鳍型有源区，从基底的顶表面突出，并在与基底的顶表面平行的第一方向上延伸；栅极结构，与鳍型有源区交叉，并在基底上沿与第一方向垂直的第二方向延伸；源区/漏区，在鳍型有源区中位于栅极结构的第一侧上；第一接触结构，位于源区/漏区上；以及接触盖层，位于第一接触结构上。第一接触结构的顶表面在第一方向上具有第一宽度，接触盖层的底表面在第一方向上具有比上述第一宽度大的第二宽度，并且接触盖层包括从第一接触结构的侧壁向外延伸的突出部分。
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公开(公告)号：CN106548931A
公开(公告)日：2017-03-29
申请号：CN201610831395.9
申请日：2016-09-19
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/8234 , H01L21/8238
CPC classification number: H01L21/823431 , H01L21/30604 , H01L21/823437 , H01L27/0886 , H01L29/6656 , H01L29/66795 , H01L21/28008 , H01L21/823456 , H01L21/823828 , H01L21/82385
Abstract: 提供了一种制造半导体器件的方法和图案化方法，所述制造半导体器件的方法包括：在基底的第一区域和第二区域上分别形成第一有源图案和第二有源图案；在第一有源图案和第二有源图案上分别形成第一栅极结构和第二栅极结构；形成包覆层以覆盖第一栅极结构和第二栅极结构以及第一有源图案和第二有源图案；在第一栅极结构之间的第一有源图案中形成第一凹进区，在第二栅极结构之间的第二有源图案中形成第二凹进区。
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公开(公告)号：CN105990445A
公开(公告)日：2016-10-05
申请号：CN201610147006.0
申请日：2016-03-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供了一种半导体器件及其制造方法。所述半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部重叠；以及上导电膜，其位于下导电膜上且位于栅极绝缘膜的最上面的部分上。
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公开(公告)号：CN105990445B
公开(公告)日：2020-11-10
申请号：CN201610147006.0
申请日：2016-03-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供了一种半导体器件及其制造方法。所述半导体器件包括：栅极间隔件，其在衬底上限定沟槽，并且包括上部和下部；栅极绝缘膜，其沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部接触；下导电膜，其在栅极绝缘膜上沿着沟槽的侧壁和底表面延伸，并且不与栅极间隔件的上部重叠；以及上导电膜，其位于下导电膜上且位于栅极绝缘膜的最上面的部分上。
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公开(公告)号：CN110767654A
公开(公告)日：2020-02-07
申请号：CN201910370476.7
申请日：2019-05-06
Applicant: 三星电子株式会社
IPC: H01L27/088
Abstract: 提供了一种集成电路装置，所述集成电路装置包括：基底；鳍型有源区，从基底突出；栅极线，与鳍型有源区交叉并覆盖鳍型有源区的顶表面和侧壁；栅极绝缘盖层，覆盖栅极线；源区/漏区，在鳍型有源区上位于栅极线的侧面处；第一导电塞，连接到源区/漏区；硬掩模层，覆盖第一导电塞中；以及第二导电塞，位于第一导电塞之间，第二导电塞通过穿过栅极绝缘盖层连接到栅极线，并且具有比每个第一导电塞的顶表面高的顶表面，其中，硬掩模层从第一导电塞朝向第二导电塞突出，使得硬掩模层的一部分从第一导电塞的边缘悬突。
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Patent Agency Ranking
公开(公告)号：CN114639735A
公开(公告)日：2022-06-17
申请号：CN202111400333.X
申请日：2021-11-19
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L23/522 , H01L23/528
Abstract: 一种半导体器件包括：栅极图案，在基板上并且包括顺序堆叠的栅极电介质层、栅电极和栅极盖图案；在栅极图案的侧壁上的栅极间隔物；在基板中的源极/漏极图案；在源极/漏极图案上的接触焊盘；在接触焊盘上的源极/漏极接触；以及在栅极间隔物和源极/漏极接触之间的掩埋电介质图案，其中栅极间隔物包括：在栅电极和接触焊盘之间的第一段；从第一段延伸并在栅电极和源极/漏极接触之间的第二段；以及在第二段上的第三段，掩埋电介质图案在第三段和源极/漏极接触之间，不存在于第一段和接触焊盘之间并且不存在于第二段和源极/漏极接触之间。
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公开(公告)号：CN108102654B
公开(公告)日：2022-02-18
申请号：CN201711188427.9
申请日：2017-11-24
IPC: C09K13/04 , C09K13/06 , H01L21/311
Abstract: 本发明涉及蚀刻剂组合物以及使用其制造集成电路器件的方法。蚀刻剂组合物包括无机酸、硅氧烷化合物、铵化合物和溶剂，其中所述硅氧烷化合物由通式(I)表示。制造集成电路器件的方法包括：在基底上形成结构体，所述结构体具有氧化物膜和氮化物膜暴露于其上的表面；和通过使所述蚀刻剂组合物与所述结构体接触而从所述氧化物膜和所述氮化物膜选择性地除去所述氮化物膜。
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公开(公告)号：CN111244091A
公开(公告)日：2020-06-05
申请号：CN202010063437.5
申请日：2016-03-29
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供制造半导体器件的方法。一种方法包括：在基板第一区域形成多个第一有源鳍和第一牺牲栅结构；在基板第二区域形成多个第二有源鳍和第二牺牲栅结构；在各第一牺牲栅结构侧壁上形成包括第一间隔物和第一牺牲间隔物的第一初级间隔物；第一初级间隔物作为蚀刻掩模蚀刻第一有源鳍上部以在第一牺牲栅结构两侧形成第一凹槽区域；去除第一牺牲间隔物；在第一凹槽区域中外延生长第一嵌入源/漏区；在各第二牺牲栅结构侧壁上形成包括第二和第三间隔物和第二牺牲间隔物的第二初级间隔物；第二初级间隔物作为蚀刻掩模蚀刻第二有源鳍上部以在第二牺牲栅结构两侧形成第二凹槽区域；去除第二牺牲间隔物；在第二凹槽区域中外延生长第二嵌入源/漏区。
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公开(公告)号：CN108102654A
公开(公告)日：2018-06-01
申请号：CN201711188427.9
申请日：2017-11-24
IPC: C09K13/04 , C09K13/06 , H01L21/311
CPC classification number: C09K13/08 , C09K13/06 , H01L21/31111 , H01L27/1157 , H01L27/11582 , C09K13/04
Abstract: 本发明涉及蚀刻剂组合物以及使用其制造集成电路器件的方法。蚀刻剂组合物包括无机酸、硅氧烷化合物、铵化合物和溶剂，其中所述硅氧烷化合物由通式(I)表示。制造集成电路器件的方法包括：在基底上形成结构体，所述结构体具有氧化物膜和氮化物膜暴露于其上的表面；和通过使所述蚀刻剂组合物与所述结构体接触而从所述氧化物膜和所述氮化物膜选择性地除去所述氮化物膜。
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公开(公告)号：CN106057872A
公开(公告)日：2016-10-26
申请号：CN201610239698.1
申请日：2016-04-18
Applicant: 三星电子株式会社
IPC: H01L29/423
Abstract: 本发明提供了一种包括具有相对窄的宽度和相对小的间距的栅线的半导体器件以及一种制造该半导体器件的方法，所述半导体器件包括：衬底，其具有鳍式有源区；栅极绝缘层，其覆盖鳍式有源区的上表面和侧部；以及栅线，其延伸并且与鳍式有源区交叉同时覆盖鳍式有源区的上表面和两侧，栅线位于栅极绝缘层上，其中在垂直于栅线的延伸方向的剖面中，栅线的上表面的中心部分具有凹进形状。
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