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公开(公告)号:CN110265394A
公开(公告)日:2019-09-20
申请号:CN201811058096.1
申请日:2018-09-11
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/10 , H01L29/423 , H01L21/8234
Abstract: 本发明提供了一种集成电路装置及其形成方法。所述集成电路(IC)装置包括:在衬底上沿着第一方向彼此相邻的第一区域和第二区域;在所述第一区域和所述第二区域中的每一个中沿着与所述第一方向垂直的第二方向延伸的鳍图案;沿着所述第一方向延伸并且与所述鳍图案相交的栅电极;以及位于所述第一区域与所述第二区域之间的隔离区域,所述隔离区域的底部相对于所述衬底的底部具有不均一的高度。
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公开(公告)号:CN110277388B
公开(公告)日:2024-02-09
申请号:CN201910006986.6
申请日:2019-01-04
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/06 , H01L29/78 , H01L21/8238
Abstract: 一种半导体器件包括具有从其突出的多个鳍的衬底。所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍。该半导体器件还包括与有源鳍的至少一部分交叉的至少一个栅电极。该半导体器件还包括与所述至少一个栅电极相邻地设置在有源鳍上并且通过所述至少一个非有源鳍彼此分开的多个源极/漏极区。
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公开(公告)号:CN110767654B
公开(公告)日:2023-10-13
申请号:CN201910370476.7
申请日:2019-05-06
Applicant: 三星电子株式会社
IPC: H01L27/088
Abstract: 提供了一种集成电路装置,所述集成电路装置包括:基底;鳍型有源区,从基底突出;栅极线,与鳍型有源区交叉并覆盖鳍型有源区的顶表面和侧壁;栅极绝缘盖层,覆盖栅极线;源区/漏区,在鳍型有源区上位于栅极线的侧面处;第一导电塞,连接到源区/漏区;硬掩模层,覆盖第一导电塞中;以及第二导电塞,位于第一导电塞之间,第二导电塞通过穿过栅极绝缘盖层连接到栅极线,并且具有比每个第一导电塞的顶表面高的顶表面,其中,硬掩模层从第一导电塞朝向第二导电塞突出,使得硬掩模层的一部分从第一导电塞的边缘悬突。
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公开(公告)号:CN110265394B
公开(公告)日:2024-05-03
申请号:CN201811058096.1
申请日:2018-09-11
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/10 , H01L29/423 , H01L21/8234
Abstract: 本发明提供了一种集成电路装置及其形成方法。所述集成电路(IC)装置包括:在衬底上沿着第一方向彼此相邻的第一区域和第二区域;在所述第一区域和所述第二区域中的每一个中沿着与所述第一方向垂直的第二方向延伸的鳍图案;沿着所述第一方向延伸并且与所述鳍图案相交的栅电极;以及位于所述第一区域与所述第二区域之间的隔离区域,所述隔离区域的底部相对于所述衬底的底部具有不均一的高度。
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公开(公告)号:CN110767654A
公开(公告)日:2020-02-07
申请号:CN201910370476.7
申请日:2019-05-06
Applicant: 三星电子株式会社
IPC: H01L27/088
Abstract: 提供了一种集成电路装置,所述集成电路装置包括:基底;鳍型有源区,从基底突出;栅极线,与鳍型有源区交叉并覆盖鳍型有源区的顶表面和侧壁;栅极绝缘盖层,覆盖栅极线;源区/漏区,在鳍型有源区上位于栅极线的侧面处;第一导电塞,连接到源区/漏区;硬掩模层,覆盖第一导电塞中;以及第二导电塞,位于第一导电塞之间,第二导电塞通过穿过栅极绝缘盖层连接到栅极线,并且具有比每个第一导电塞的顶表面高的顶表面,其中,硬掩模层从第一导电塞朝向第二导电塞突出,使得硬掩模层的一部分从第一导电塞的边缘悬突。
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公开(公告)号:CN110277388A
公开(公告)日:2019-09-24
申请号:CN201910006986.6
申请日:2019-01-04
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/06 , H01L29/78 , H01L21/8238
Abstract: 一种半导体器件包括具有从其突出的多个鳍的衬底。所述多个鳍包括多个有源鳍以及设置在所述多个有源鳍中的有源鳍之间的至少一个非有源鳍。该半导体器件还包括与有源鳍的至少一部分交叉的至少一个栅电极。该半导体器件还包括与所述至少一个栅电极相邻地设置在有源鳍上并且通过所述至少一个非有源鳍彼此分开的多个源极/漏极区。
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