公开(公告)号：CN116960125A

公开(公告)日：2023-10-27

申请号：CN202310454111.9

申请日：2023-04-25

Applicant: 三星电子株式会社

Inventor： 白在职 ,  洪炳鹤 ,  黄寅灿 ,  徐康一

IPC: H01L27/088 ,  H01L21/8234

Abstract: 提供了一种多堆叠半导体器件和制造其的方法。该多堆叠半导体器件包括：衬底；下纳米片晶体管，包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物；在下纳米片晶体管上的上纳米片晶体管，包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物；以及在下沟道结构和上沟道结构之间的隔离结构，其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。

公开(公告)号：CN116960124A

公开(公告)日：2023-10-27

申请号：CN202310442722.1

申请日：2023-04-23

Applicant: 三星电子株式会社

Inventor： 曹健浩 ,  洪炳鹤 ,  白在职 ,  尹承灿

IPC: H01L27/088 ,  H01L21/77 ,  H01L29/78

Abstract: 提供了一种多堆叠半导体器件及其制造方法，该多堆叠半导体器件包括：下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及上纳米片晶体管，堆叠在下纳米片晶体管上并包括被栅极结构围绕的多个上沟道层，其中下沟道层具有比上沟道层小的沟道间隔。

公开(公告)号：CN118899315A

公开(公告)日：2024-11-05

申请号：CN202410548200.4

申请日：2024-05-06

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  白在职 ,  徐康一

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明公开了一种集成电路装置及其制造方法。该集成电路装置可以包括在衬底上的上晶体管。上晶体管可以包括上沟道区。集成电路装置可以进一步包括在衬底和上晶体管之间的下晶体管。下晶体管可以包括下沟道区、包括绝缘材料并且邻近下沟道区的侧表面的栅极间间隔物、以及栅极层。栅极间间隔物可以在下沟道区的侧表面和栅极层之间。

公开(公告)号：CN118538731A

公开(公告)日：2024-08-23

申请号：CN202410184107.X

申请日：2024-02-19

Applicant: 三星电子株式会社

Inventor： 郑明勋 ,  朴判济 ,  白在职 ,  尹承灿 ,  梁明 ,  徐康一

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238

Abstract: 提供了3D堆叠的场效应晶体管(3DSFET)器件、半导体器件及其制造方法，该3DSFET器件包括：第一源极/漏极区；第二源极/漏极区，在第一源极/漏极区上方，具有比第一源极/漏极区小的宽度，第二源极/漏极区通过第一隔离结构与第一源极/漏极区隔离；在第一源极/漏极区上的第一接触插塞；在第二源极/漏极区上的第二接触插塞；以及第二隔离结构，在第一接触插塞与第二接触插塞之间，将第二接触插塞与第一接触插塞隔离，其中第二隔离结构与第一隔离结构不同且分离。

公开(公告)号：CN118213342A

公开(公告)日：2024-06-18

申请号：CN202311726045.2

申请日：2023-12-15

Applicant: 三星电子株式会社

Inventor： 李钟振 ,  白在职 ,  郑明勋 ,  徐康一

IPC: H01L23/48 ,  H01L23/31 ,  H01L21/768

Abstract: 提供了一种半导体器件及制造集成电路器件的方法。该方法包括形成半导体器件，其中半导体器件具有一个或更多个源极/漏极结构、一个或更多个沟道结构，并且其中衬底在半导体器件的第一侧上。该方法还包括形成后段(BEOL)区域，以及在衬底中且与半导体器件的第一源极/漏极结构接触地形成瓶颈形背面接触结构，其中瓶颈形背面接触结构具有与第一源极/漏极结构接触的第一侧、与背面电源轨接触的第二侧、以及从第一源极/漏极结构延伸到背面电源轨的侧壁；并且其中背面接触结构具有拥有正斜率的第一区域和与第一区域相邻的无斜率的第二区域。

公开(公告)号：CN116960157A

公开(公告)日：2023-10-27

申请号：CN202310457143.4

申请日：2023-04-24

Applicant: 三星电子株式会社

Inventor： 洪炳鹤 ,  曹健浩 ,  尹承灿 ,  白在职

IPC: H01L29/10 ,  H01L29/49 ,  H01L27/092 ,  H01L21/8238

Abstract: 提供了一种多堆叠半导体器件，其包括：下场效应晶体管，在下场效应晶体管中下沟道结构由下栅极结构围绕，下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案；以及上场效应晶体管，在上场效应晶体管中上沟道结构由上栅极结构围绕，上栅极结构围绕包括上栅极电介质层、上功函数金属层和上栅极金属图案，其中上沟道结构的沟道宽度小于下沟道结构的沟道宽度，以及其中替代金属栅极(RMG)内间隔物在下沟道结构不与上沟道结构垂直重叠的区域形成在下功函数金属层和上功函数金属层之间。

公开(公告)号：CN119364848A

公开(公告)日：2025-01-24

申请号：CN202410955189.3

申请日：2024-07-17

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  白在职 ,  徐康一

IPC: H10D84/83 ,  H10D84/03

Abstract: 提供了一种三维(3D)堆叠半导体器件及其制造方法。该3D堆叠半导体器件包括：连接到第一沟道结构的第一源极/漏极区；以及第二源极/漏极区，在第一源极/漏极区上方，连接到在第一沟道结构上方的第二沟道结构，其中第二沟道结构在沟道长度方向上具有比第一沟道结构小的长度，在沟道长度方向上第二源极/漏极区通过第二沟道结构连接到第三源极/漏极区。

公开(公告)号：CN110634724B

公开(公告)日：2024-09-03

申请号：CN201910524933.3

申请日：2019-06-18

Applicant: 三星电子株式会社

Inventor： 姜姓佶 ,  朴珉燮 ,  金锟埈 ,  白在职 ,  申载振 ,  郑印惠

IPC: H01J37/32 ,  H01L21/67 ,  H01L21/336

Abstract: 提供了基底处理设备、信号源装置、处理材料层的方法。所述基底处理设备包括：处理腔室；基座，设置在处理腔室中，其中，基座被构造成支撑基底；第一等离子体产生器，设置在处理腔室的一侧上；以及第二等离子体产生器，设置在处理腔室的另一侧上，其中，第二等离子体产生器被构造成通过同时向基座供应正弦波信号和非正弦波信号来产生等离子体。通过使用根据发明构思的基底处理设备、信号源装置以及处理材料层的方法，可针对晶体材料层来获得光滑的蚀刻表面而没有通过RDC的器件损坏的风险。

公开(公告)号：CN118366991A

公开(公告)日：2024-07-19

申请号：CN202410026530.7

申请日：2024-01-08

Applicant: 三星电子株式会社

Inventor： 白在职 ,  尹承灿 ,  徐康一

IPC: H01L27/092 ,  H01L21/8238

Abstract: 提供了一种包括单个基板上的多个三维堆叠场效应晶体管(3DSFET)的3DSFET器件和制造其的方法，其中，每个3DSFET包括：被第一栅极结构围绕的第一沟道结构；以及被第二栅极结构围绕的第二沟道结构，第二沟道结构提供在第一沟道结构上，以及其中，在至少一个3DSFET中，第一栅极结构通过阻挡层与第二栅极结构隔离，阻挡层包括包含钽的电介质材料。

公开(公告)号：CN117913092A

公开(公告)日：2024-04-19

申请号：CN202311346753.3

申请日：2023-10-17

Applicant: 三星电子株式会社

Inventor： 朴金锡 ,  白在职 ,  朴修永 ,  徐康一

IPC: H01L27/085 ,  H01L21/82 ,  H01L27/02

Abstract: 提供了集成电路器件及其形成方法。集成电路器件可以包括基板和在基板上的晶体管堆叠，该晶体管堆叠包括第一晶体管和在第一晶体管上的第二晶体管。第一晶体管可以在基板和第二晶体管之间，第一晶体管可以包括第一源极/漏极区和第二源极/漏极区、在第一源极/漏极区和第二源极/漏极区之间的第一沟道区以及在第一沟道区的上表面和下表面上的第一栅极结构。相对于基板，第一源极/漏极区的下表面可以高于第一栅极结构的下表面。