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    半导体结构、电熔线及其形成方法
    3.
    发明公开
    半导体结构、电熔线及其形成方法 失效

    公开(公告)号：CN1992255A

    公开(公告)日：2007-07-04

    申请号：CN200610105783.5

    申请日：2006-07-25

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 陈学忠 ,  蔡豪益 ,  陈宪伟 ,  郑心圃 ,  侯上勇

    IPC: H01L23/522 ,  H01L23/525 ,  H01L21/768

    CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    Abstract: 本发明提供一种半导体结构、电熔线及其形成方法，该半导体结构包括介电层，位于浅沟槽隔离区上，以及接触栓塞，由该介电层表面延伸到该浅沟槽隔离区，其中该接触栓塞包括中间区，该中间区实质上比两个末端区狭窄。该接触栓塞形成熔线组件，该半导体结构还包括两个金属线位于在该介电层上，其中两个金属线分别连接到该接触栓塞不同的末端区。本发明的熔线元件及其连接的金属线为金属对金属的接触，其可改善接触并减少接触阻抗，在接触区域较少发生烧坏现象，所以程序化电压及程序化时间较易控制；本发明的半导体结构可随着集成电路尺寸及操作电压的减小而缩小，并且完全与现行的集成电路工艺兼容，在本发明中可使用与其它半导体元件相同的掩膜。

    半导体结构、电熔线及其形成方法
    4.
    发明授权
    半导体结构、电熔线及其形成方法 失效

    公开(公告)号：CN1992255B

    公开(公告)日：2010-08-25

    申请号：CN200610105783.5

    申请日：2006-07-25

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 陈学忠 ,  蔡豪益 ,  陈宪伟 ,  郑心圃 ,  侯上勇

    IPC: H01L23/522 ,  H01L23/525 ,  H01L21/768

    CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    Abstract: 本发明提供一种半导体结构、电熔线及其形成方法，该半导体结构包括介电层，位于浅沟槽隔离区上，以及接触栓塞，形成于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，其中该接触栓塞包括中间区，该中间区实质上比两个末端区狭窄，且该接触栓塞完全位于该浅沟槽隔离区上。该接触栓塞形成熔线元件，该半导体结构还包括两个金属线位于在该介电层上，其中两个金属线分别连接到该接触栓塞不同的末端区。本发明的熔线元件及其连接的金属线为金属对金属的接触，其可改善接触并减少接触阻抗，在接触区域较少发生烧坏现象，所以程序化电压及程序化时间较易控制。

    三维集成电路装置以及集成电路基板的对准方法
    5.
    发明授权
    三维集成电路装置以及集成电路基板的对准方法 失效

    公开(公告)号：CN100378945C

    公开(公告)日：2008-04-02

    申请号：CN200610001613.2

    申请日：2006-01-13

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 陈学忠 ,  罗吉进 ,  范淑贞

    IPC: H01L21/68 ,  H01L25/065 ,  H01L25/18 ,  H01L25/00 ,  H01L23/544

    CPC classification number: H01L21/681

    Abstract: 一种三维集成电路装置以及集成电路基板的对准方法，该集成电路基板的对准方法，包括：提供一第一基板，上述第一基板具有一第一正面、一第一背面以及一第一对准标记，第一正面具有多个第一集成电路结构，第一对准标记形成于第一正面或第一背面。提供一第二基板，上述第二基板具有一第二正面、一第二背面以及一第二对准标记，第二正面具有多个第二集成电路结构，第二对准标记形成于第二正面或者第二背面。提供一第一光学感测器以及一第二光学感测器，分别感测第一、第二对准标记进而对准第一、第二基板，其中第一、第二对准标记是面朝相反方向，并分别正对于第一、第二光学感测器。本发明具有较佳的准确度，且可减少不必要的制程步骤。

    集成电路结构
    7.
    发明公开
    集成电路结构 有权

    公开(公告)号：CN1858909A

    公开(公告)日：2006-11-08

    申请号：CN200510104805.1

    申请日：2005-09-21

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 陈宪伟 ,  陈学忠

    IPC: H01L27/04

    CPC classification number: H01L23/5225 ,  H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 本发明提供一种集成电路结构，用以防止集成电路中的耦合噪声，包括：耦接于接地信号的封环包括多个金属线，每一金属线分别对应每一金属层且环绕其晶片的电路区；电性连接各金属线的多个穿孔；以及隔绝各金属层于其他金属层之外的多个介电层。封环可能额外包括由封环内部或外部所形成的封环。半导体结构可能包括激光熔丝及保护环。保护环以耦接于接地信号为佳。通过在子电路间形成封环延伸物可降低在晶片中介于子电路间的串音。

    半导体元件的制造方法
    8.
    发明授权
    半导体元件的制造方法 有权 复审申请

    公开(公告)号：CN1897247B

    公开(公告)日：2012-07-18

    申请号：CN200610067317.2

    申请日：2006-03-13

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 陈宪伟 ,  蔡豪益 ,  陈学忠 ,  郑心圃 ,  林建宏 ,  林志涛 ,  许仕勋

    IPC: H01L21/768 ,  H01L23/528

    CPC classification number: H01L21/3212 ,  H01L21/31053

    Abstract: 本发明提供一半导体元件以及该半导体元件的制造方法，特别是有关于在金属层的稀疏布局区域插入虚置图案的方法以及装置。虚置图案被用来解决因半导体的有效图案密度不平均而导致的研磨后薄膜厚度不平坦问题。本发明另说明一演算法，该演算法根据金属层有效图案决定虚置图案的尺寸和位置，其中步骤包括：首先以小型虚置填充环绕金属内连线，然后以大型虚置填充填补剩下的空白区域。本发明所述一半导体元件以及该半导体元件的制造方法与制造装置，可在使用化学机械研磨抛光一层间氧化膜时，防止不平坦表面形成。

    减少应力导致孔洞形成的线路结构
    9.
    发明授权
    减少应力导致孔洞形成的线路结构 失效

    公开(公告)号：CN100424848C

    公开(公告)日：2008-10-08

    申请号：CN200410091278.0

    申请日：2004-12-01

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 王建荣 ,  范淑贞 ,  胡顶达 ,  陈学忠

    IPC: H01L21/66 ,  H01L23/52

    CPC classification number: H01L22/34 ,  G01R31/2853 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 本发明是关于一种减少应力导致孔洞形成的线路结构，线路结构具有第一导电层，第一导电层包括一大区域部分，连接于突出部的一端，而突出部具有复数个“n”重叠部分与至少一弯曲部分。突出部的另一端连接介层窗的底部，介层窗之上具有一第二导电层。弯曲部是由重叠两相邻重叠部分的该端而形成，且其具有一角度介于45°至135°。突出部也可包括至少一延伸部，位于向着一弯曲部的一部分中。弯曲部分与延伸部是用做为障碍物，以延缓空缺由大区域部分扩散至介层窗的附近地区，特别是有用于铜内连线或用在介层窗测试结构。

    半导体装置及集成电路装置
    10.
    发明公开
    半导体装置及集成电路装置 无效

    公开(公告)号：CN1949502A

    公开(公告)日：2007-04-18

    申请号：CN200610074383.2

    申请日：2006-04-14

    Applicant: 台湾积体电路制造股份有限公司

    Inventor： 鲁定中 ,  陈学忠

    IPC: H01L23/532

    CPC classification number: H01L21/76835 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76831

    Abstract: 本发明提供一种半导体装置，包括：基底；第一介电层位于上述基底上，其介电常数小于2.7；及第二介电层，位于上述第一介电层上；介层孔，位于上述第一介电层中；导线，填满于上述沟槽开口内，该导线并电性连接上述介层孔；第三介电层，位于上述第二介电层和上述导线之间；以及第四介电层，位于上述第二介电层上。上述第二介电层优选为具有超低介电常数的多孔性介电层材料，上述第二介电层的第二介电常数小于上述第一介电常数、上述第三介电常数、以及上述第四介电常数。本发明可有效的降低介电层的寄生电容值引发的信号延迟，并且可利用超低介电常数及较高介电常数的介电层材料的组合以提升其机械硬度。

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