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公开(公告)号：CN100424848C
公开(公告)日：2008-10-08
申请号：CN200410091278.0
申请日：2004-12-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L22/34 , G01R31/2853 , H01L23/528 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是关于一种减少应力导致孔洞形成的线路结构，线路结构具有第一导电层，第一导电层包括一大区域部分，连接于突出部的一端，而突出部具有复数个“n”重叠部分与至少一弯曲部分。突出部的另一端连接介层窗的底部，介层窗之上具有一第二导电层。弯曲部是由重叠两相邻重叠部分的该端而形成，且其具有一角度介于45°至135°。突出部也可包括至少一延伸部，位于向着一弯曲部的一部分中。弯曲部分与延伸部是用做为障碍物，以延缓空缺由大区域部分扩散至介层窗的附近地区，特别是有用于铜内连线或用在介层窗测试结构。
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公开(公告)号：CN100418219C
公开(公告)日：2008-09-10
申请号：CN03121649.8
申请日：2003-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/52 , H01L21/768 , H01L21/28
Abstract: 一种降低应力迁移(Stress Migration)的多重金属内连线(MultilevelInterconnects)布局及其制造方法，其可在大面积金属层上加入扩散阻障(Diffusion Block)或孔洞槽(Vacancy Sink)，以避免微小孔洞因热应力聚集而导致电路产生断路。也可在大面积金属层与小面积金属突出部之间以渐缩方式进行连接，以减低两者的热应力差异。或者，增加小面积金属突出部的介层窗的数量，以增加对热应力迁移的抵抗能力。
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公开(公告)号：CN1763921A
公开(公告)日：2006-04-26
申请号：CN200510070988.X
申请日：2005-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3205 , H01L21/768 , H01L21/52
CPC classification number: H01L21/76825 , H01L21/76814
Abstract: 本发明是关于一种半导体装置的铜内连线结构，该结构的表面区域的粗糙度大于20埃，且以大于100埃为较佳。铜内连线结构的表面区域与另一以离子轰击形成的粗糙表面互相接触，以解决铜内连线结构中电子漂移以及应力漂移的问题。
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Patent Agency Ranking
公开(公告)号：CN1728354A
公开(公告)日：2006-02-01
申请号：CN200410091278.0
申请日：2004-12-01
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L22/34 , G01R31/2853 , H01L23/528 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是关于一种减少应力导致孔洞形成的线路结构，线路结构具有第一导电层，第一导电层包括一大区域部分，连接于突出部的一端，而突出部具有复数个“n”重叠部分与至少一弯曲部分。突出部的另一端连接介层窗的底部，介层窗之上具有一第二导电层。弯曲部是由重叠两相邻重叠部分的该端而形成，且其具有一角度介于45°至135°。突出部也可包括至少一延伸部，位于向着一弯曲部的一部分中。弯曲部分与延伸部是用做为障碍物，以延缓空缺由大区域部分扩散至介层窗的附近地区，特别是有用于铜内连线或用在介层窗测试结构。
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公开(公告)号：CN100378945C
公开(公告)日：2008-04-02
申请号：CN200610001613.2
申请日：2006-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , H01L25/065 , H01L25/18 , H01L25/00 , H01L23/544
CPC classification number: H01L21/681
Abstract: 一种三维集成电路装置以及集成电路基板的对准方法，该集成电路基板的对准方法，包括：提供一第一基板，上述第一基板具有一第一正面、一第一背面以及一第一对准标记，第一正面具有多个第一集成电路结构，第一对准标记形成于第一正面或第一背面。提供一第二基板，上述第二基板具有一第二正面、一第二背面以及一第二对准标记，第二正面具有多个第二集成电路结构，第二对准标记形成于第二正面或者第二背面。提供一第一光学感测器以及一第二光学感测器，分别感测第一、第二对准标记进而对准第一、第二基板，其中第一、第二对准标记是面朝相反方向，并分别正对于第一、第二光学感测器。本发明具有较佳的准确度，且可减少不必要的制程步骤。
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公开(公告)号：CN1893012A
公开(公告)日：2007-01-10
申请号：CN200610001613.2
申请日：2006-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , H01L25/065 , H01L25/18 , H01L25/00 , H01L23/544
CPC classification number: H01L21/681
Abstract: 一种三维集成电路装置以及集成电路基板的对准方法，该集成电路基板的对准方法，包括：提供一第一基板，上述第一基板具有一第一正面、一第一背面以及一第一对准标记，第一正面具有多个第一集成电路结构，第一对准标记形成于第一正面或第一背面。提供一第二基板，上述第二基板具有一第二正面、一第二背面以及一第二对准标记，第二正面具有多个第二集成电路结构，第二对准标记形成于第二正面或者第二背面。提供一第一光学感测器以及一第二光学感测器，分别感测第一、第二对准标记进而对准第一、第二基板，其中第一、第二对准标记是面朝相反方向，并分别正对于第一、第二光学感测器。本发明具有较佳的准确度，且可减少不必要的制程步骤。
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公开(公告)号：CN1531078A
公开(公告)日：2004-09-22
申请号：CN03121649.8
申请日：2003-03-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/52 , H01L21/768 , H01L21/28
Abstract: 一种降低应力迁移(Stress Migration)的多重金属内连线(Multilevel Interconnects)布局及其制造方法，其可在大面积金属层上加入扩散阻障(Diffusion Block)或孔洞槽(Vacancy Sink)，以避免微小孔洞因热应力聚集而导致电路产生断路。也可在大面积金属层与小面积金属突出部之间以渐缩方式进行连接，以减低两者的热应力差异。或者，增加小面积金属突出部的介层窗的数量，以增加对热应力迁移的抵抗能力。
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公开(公告)号：CN2746534Y
公开(公告)日：2005-12-14
申请号：CN200420118360.3
申请日：2004-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/52 , H01L21/768
Abstract: 一种降低应力迁移(Stress Migration)的多重金属内连线(Multilevel Interconnects)布局，其可在大面积金属层上加入扩散阻障(Diffusion Block)或孔洞槽(Vacancy Sink)，以避免微小孔洞因热应力聚集而导致电路产生断路。也可在大面积金属层与小面积金属突出部之间以渐缩方式进行连接，以减低两者的热应力差异。或者，增加小面积金属突出部的介层窗的数量，以增加对热应力迁移的抵抗能力。
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