公开(公告)号：CN105321874B

公开(公告)日：2018-07-20

申请号：CN201410829375.9

申请日：2014-12-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄冠维 ,  李佳颖 ,  梁明中

IPC: H01L21/768 ,  H01L21/027 ,  H01L21/311

CPC classification number: H01L21/0338 ,  H01L21/0332 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76877

Abstract: 本发明提供了一种自对准双重图案化。提供了一种半导体器件及其形成方法。实施例包括目标层和位于目标层上方的掩蔽层。在掩蔽层的最上层中形成第一开口。沿着第一开口的侧壁形成间隔件，保留的第一开口具有第一图案。在掩蔽层的最上层中形成第二开口，第二开口具有第二图案。将第一图案和第二图案部分地转移至目标层。

公开(公告)号：CN104051257B

公开(公告)日：2017-04-12

申请号：CN201410056283.1

申请日：2014-02-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  谢艮轩 ,  谢铭峰 ,  赖志明 ,  高蔡胜 ,  李佳颖 ,  谢志宏 ,  李忠儒 ,  蔡政勋 ,  包天一 ,  眭晓林

IPC: H01L21/3105 ,  H01L21/336 ,  G03F7/20

CPC classification number: H01L21/3086 ,  H01L21/0217 ,  H01L21/02186 ,  H01L21/02282 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/823431

Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。

公开(公告)号：CN103839881B

公开(公告)日：2016-10-05

申请号：CN201310052012.4

申请日：2013-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李佳颖 ,  谢志宏

IPC: H01L21/768

CPC classification number: H01L21/76807 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816

Abstract: 本发明公开了具有自对准端对端导线结构的半导体器件以及使用镶嵌技术形成半导体器件的方法，该方法提供了端对端间隔小于60nm而没有形成短路的自对准导线。该方法包括使用至少一个牺牲硬掩模层来生成芯棒并且在该芯棒中形成空隙。该牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一个硬掩模层也设置在基底材料上方，并设置在芯棒下方。间隔件材料形成在芯棒的侧面，并且填充空隙。间隔件材料起到掩模的作用，并且执行至少一次蚀刻操作，以将间隔件材料的图案转印到基底材料中。图案化的基底材料包括沟槽和升高部分。使用镶嵌技术在沟槽中形成导电部件。

公开(公告)号：CN105321991A

公开(公告)日：2016-02-10

申请号：CN201510278514.8

申请日：2015-05-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅劲逢 ,  陈德芳 ,  严佑展 ,  李佳颖 ,  李俊鸿 ,  林焕哲

IPC: H01L29/06 ,  H01L21/027

CPC classification number: H01L21/823487 ,  H01L21/3086 ,  H01L21/3088 ,  H01L27/0207 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/0676 ,  H01L29/1037 ,  H01L29/42392 ,  H01L29/7827 ,  H01L29/78642 ,  H01L21/0274 ,  H01L29/0669

Abstract: 本发明的实施例提供了一种器件，器件包括具有第一图案的第一组纳米线、具有第二图案的第二组纳米线、具有第三图案的第三组纳米线和具有第四图案的第四组纳米线，其中，第一图案、第二图案、第三图案和第四图案形成重复图案。本发明还涉及纳米线结构及其制造方法。

公开(公告)号：CN114724952A

公开(公告)日：2022-07-08

申请号：CN202210069459.1

申请日：2022-01-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡孟哲 ,  杨鸿杰 ,  张孟淳 ,  江浩 ,  李佳颖 ,  林焕哲 ,  张权

IPC: H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: 形成半导体器件的方法包括：在突出至衬底之上的鳍上方形成金属栅极结构，金属栅极结构由层间介电(ILD)层围绕；使金属栅极结构凹进至ILD层的远离衬底的上表面下方；在凹进之后，在凹进的金属栅极结构上方形成第一介电层；在第一介电层和ILD层上方形成蚀刻停止层(ESL)；在ESL上方形成第二介电层；实施第一干蚀刻工艺以形成延伸穿过第二介电层、穿过ESL并且进入第一介电层的开口；在第一干蚀刻工艺之后，实施湿蚀刻工艺以清洁开口；以及在湿蚀刻工艺之后，实施第二干蚀刻工艺以将开口延伸穿过第一介电层。

公开(公告)号：CN113053824A

公开(公告)日：2021-06-29

申请号：CN202011563307.4

申请日：2020-12-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 汪于仕 ,  杨鸿杰 ,  李佳颖 ,  叶柏男 ,  邱钰婷 ,  林群能 ,  叶明熙 ,  黄国彬

IPC: H01L21/8238

Abstract: 本公开实施例提供一种半导体装置的形成方法。当图案化位于介电层下方的蚀刻停止层时，光刻胶层用以保护介电层以及嵌入在介电层中的导电元件。光刻胶层可以进一步用于蚀刻在蚀刻停止层下方的另一个介电层，其中蚀刻下一个介电层会暴露出接触件，例如栅极接触件。底层可以用于保护嵌入介电层中的导电元件不受用于蚀刻蚀刻停止层的湿式蚀刻剂的破坏。

公开(公告)号：CN105280591B

公开(公告)日：2018-09-11

申请号：CN201410441782.2

申请日：2014-09-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 严佑展 ,  傅劲逢 ,  李佳颖

IPC: H01L23/48 ,  H01L21/768

Abstract: 集成电路结构包括：第一层层间电介质(ILD)、位于第一ILD中的栅极堆叠件、位于第一ILD上方的第二ILD、位于第二ILD中的接触插塞、以及位于接触插塞的相对两侧上并且与接触插塞相接触的介电保护层。接触插塞和介电保护层位于第二ILD中。介电覆盖层位于接触插塞上方并且与接触插塞相接触。本发明还涉及具有保护层的自对准互连件。

公开(公告)号：CN104851806B

公开(公告)日：2018-01-26

申请号：CN201410184599.9

申请日：2014-05-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅劲逢 ,  严佑展 ,  李佳颖

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/41783 ,  H01L21/02532 ,  H01L21/02592 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/32115 ,  H01L21/76879 ,  H01L21/76897 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/267 ,  H01L29/4175 ,  H01L29/42364 ,  H01L29/45 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/78 ,  H01L29/7848 ,  H01L29/7851

Abstract: 本发明的一些实施例涉及一种形成晶体管或其他半导体器件的源极/漏极自对准接触件的方法。该方法包括在衬底上方形成一对栅极结构，以及在该对栅极结构之间形成源极/漏极区。该方法还包括形成布置在源极/漏极区上方并且横向布置在该对栅极结构的邻近的侧壁之间的牺牲源极/漏极接触件。该方法还包括形成延伸在牺牲源极/漏极接触件和该对栅极结构上方的介电层。该介电层不同于牺牲源极/漏极接触件。该方法还包括去除该介电层中位于牺牲源极/漏极接触件上方的部分并且随后去除牺牲源极/漏极接触件以形成凹槽，以及用导电材料填充凹槽以形成源极/漏极接触件。

公开(公告)号：CN103915373B

公开(公告)日：2016-12-28

申请号：CN201310084128.6

申请日：2013-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李佳颖 ,  谢志宏

IPC: H01L21/768

CPC classification number: H01L21/02274 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816

Abstract: 本发明提供了一种或多个种形成线端空间结构的系统。在一些实施例中，在第一HM区域之上形成第一图案化的第二硬掩模(HM)区域。在一些实施例中，在第一图案化的第二HM区域或第一HM区域中的至少一个之上形成第一牺牲HM区域和第二牺牲HM区域。在第二牺牲HM区域之上图案化光刻胶(PR)，而且在PR和第二牺牲HM区域之上沉积隔离件区域。在一些实施例中，隔离件区域、PR或哥哥牺牲HM中的至少一个的至少一些被去除。相应地，第一图案化的第二硬掩模(HM)区域被图案化，由此形成了与端到端空间相关的线端空间结构。本发明还提供了一种图案化的线端空间。

公开(公告)号：CN105140100A

公开(公告)日：2015-12-09

申请号：CN201410808255.0

申请日：2014-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 傅劲逢 ,  陈德芳 ,  严佑展 ,  李佳颖 ,  李俊鸿 ,  林焕哲

IPC: H01L21/02 ,  H01L21/77

CPC classification number: H01L21/823487 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31111 ,  H01L21/823412 ,  H01L21/823418 ,  H01L23/528 ,  H01L27/088 ,  H01L29/0676 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/7827 ,  H01L29/78642 ,  H01L29/78696 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种方法，包括在半导体衬底上方形成图案预留层。该半导体衬底具有主表面。执行第一自对准多重图案化工艺以图案化图案预留层。该图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带。执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层。图案预留层的剩余部分包括图案化的部件。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。本发明还提供了利用上述方法形成的集成电路结构。