公开(公告)号：CN1316623C

公开(公告)日：2007-05-16

申请号：CN200410089757.9

申请日：2004-11-05

Applicant: 三洋电机株式会社

Inventor： 谷口敏光 ,  大古田敏幸

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C17/16 ,  H01L27/112 ,  H01L27/11226

Abstract: 一种可由用户方写入数字数据的ROM。在各存储晶体管上交替多个层积绝缘层、多个金属层(包含作为最上层的金属层的位线BL)的ROM的存储单元阵列MA中，在设置于第一层间绝缘层18的第一接触孔FC2内的W(钨)插塞上形成绝缘层INS。并且，本发明根据是否由从位线BL施加的规定的写入电压(高电压)对绝缘层INS进行绝缘破坏来向各存储晶体管写入数字数据“1”或“0”。

公开(公告)号：CN1244153C

公开(公告)日：2006-03-01

申请号：CN02103206.8

申请日：2002-01-30

Applicant: 三洋电机株式会社

Inventor： 谷口敏光 ,  森真也 ,  石部真三 ,  铃木彰

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/82385 ,  H01L27/0922

Abstract: 本发明的课题是减少微细晶体管与高耐压晶体管的线宽离散性。在以P型的半导体衬底(1)上的台阶差部为边界形成了P型阱(2)和N型阱(3)的结构中，其特征在于：在台阶差的低的部分处形成的上述P型阱(2)上形成了具有第1线宽的第1晶体管(微细晶体管)，在台阶差的高的部分处形成的上述N型阱(3)上形成了具有比第1晶体管的线宽粗的第2线宽的第2晶体管(高耐压晶体管)。

公开(公告)号：CN1519915A

公开(公告)日：2004-08-11

申请号：CN200410001883.4

申请日：2004-01-15

Applicant: 三洋电机株式会社

Inventor： 饭塚胜彦 ,  五嶋一智 ,  谷口敏光 ,  大谷敏晴

IPC: H01L21/822

CPC classification number: H01L28/20

Abstract: 本发明公开了一种半导体装置的制造方法。本发明要解决的课题是，得到高电阻，温度系数小，而且薄膜电阻的单晶片面内均匀性优良的电阻元件。解决课题的手段是，在半导体基板(1)上形成场氧化膜(2)，在该场氧化膜(2)上用LPCVD法形成非掺杂的硅膜(3)。硅膜(3)是非晶硅膜或多晶硅膜。向该硅膜(3)进行BF2+离子注入。并且在该离子注入前或离子注入后进行750℃以下低温的N2退火。

公开(公告)号：CN100346478C

公开(公告)日：2007-10-31

申请号：CN200410033415.5

申请日：2004-04-07

Applicant: 三洋电机株式会社

Inventor： 五嶋一智 ,  大古田敏幸 ,  谷口敏光

IPC: H01L27/06

CPC classification number: H01L21/8249 ,  H01L27/0623 ,  H01L29/7322 ,  H01L29/735

Abstract: 一种半导体装置，消减BiCMOS工艺的工序数量。在P型半导体衬底1的表面较深地形成第一N阱3A、第二N阱3B。在第一N阱3A中形成第一P阱4A，并在该第一P阱4A中形成N沟道型MOS晶体管10。第二N阱3B被用于纵型NPN双极晶体管30的集电极。在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A被同时形成。该第二P阱4B被用于纵型NPN双极晶体管30的基极。在第二P阱4B的表面形成纵型NPN双极晶体管30的N+型发射极层31、P+型基极电极层32。

公开(公告)号：CN1395315A

公开(公告)日：2003-02-05

申请号：CN02125145.2

申请日：2002-06-28

Applicant: 三洋电机株式会社

Inventor： 篠木裕之 ,  谷口敏光

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L24/11 ,  H01L23/528 ,  H01L23/5283 ,  H01L24/13 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05009 ,  H01L2224/05024 ,  H01L2224/05025 ,  H01L2224/05556 ,  H01L2224/05572 ,  H01L2224/13099 ,  H01L2224/13144 ,  H01L2924/0001 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01033 ,  H01L2924/01059 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/04941 ,  H01L2924/12044 ,  H01L2924/13091 ,  H01L2924/19043 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 一种半导体装置及其制造方法，谋求凸出电极表面的平坦化。在形成于半导体基板21上的接点部53上形成金凸出电极5而构成的半导体装置中，所述金凸出电极56比钝化膜52的开口部更靠内侧形成。

公开(公告)号：CN1316576C

公开(公告)日：2007-05-16

申请号：CN200410089652.3

申请日：2004-10-29

Applicant: 三洋电机株式会社

Inventor： 饭塚胜彦 ,  冈田和央 ,  森智典 ,  土桥博之 ,  铃木弘之 ,  本多孝好 ,  谷口敏光

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8234 ,  H01L21/84 ,  H01L29/78 ,  H01L21/02

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L29/665 ,  H01L29/7833

Abstract: 一种半导体装置的制造方法，不产生硅衬底的削减或碳污染，形成LDD结构或金属硅化物区域。在栅极电极(3)的侧面部形成衬垫(6)时，将绝缘膜(5)的蚀刻分为干蚀刻和湿蚀刻两个阶段进行。另外，使用氮化硅膜作为高浓度杂质物注入时的缓冲膜，利用湿蚀刻除去该膜。其结果可防止硅衬底(1)的削减，防止碳污染，另外，由作为湿蚀刻特征的选择比的大小，杂质区域或硅化物形成区域的深度或电阻的面内的偏差变小。

公开(公告)号：CN1536667A

公开(公告)日：2004-10-13

申请号：CN200410033415.5

申请日：2004-04-07

Applicant: 三洋电机株式会社

Inventor： 五嶋一智 ,  大古田敏幸 ,  谷口敏光

IPC: H01L27/06

CPC classification number: H01L21/8249 ,  H01L27/0623 ,  H01L29/7322 ,  H01L29/735

Abstract: 一种半导体装置，消减BiCMOS工艺的工序数量。在P型半导体衬底1的表面较深地形成第一N阱3A、第二N阱3B。在第一N阱3A中形成第一P阱4A，并在该第一P阱4A中形成N沟道型MOS晶体管10。第二N阱3B被用于纵型NPN双极晶体管30的集电极。在第二N阱3B中形成第二P阱4B。第二P阱4B和第一P阱4A被同时形成。该第二P阱4B被用于纵型NPN双极晶体管30的基极。在第二P阱4B的表面形成纵型NPN双极晶体管30的N+型发射极层31、P+型基极电极层32。

公开(公告)号：CN1499637A

公开(公告)日：2004-05-26

申请号：CN200310104489.9

申请日：2003-10-30

Applicant: 三洋电机株式会社

Inventor： 高桥秀一 ,  鹿仓文子 ,  森真也 ,  山田顺治 ,  山田裕 ,  谷口敏光

IPC: H01L27/10 ,  H01L23/52

CPC classification number: H01L27/11226 ,  H01L27/112

Abstract: 一种非易失半导体存储装置，谋求缩短掩模ROM的TAT，同时谋求高速化和高集成化。在应用三层金属工艺的掩模ROM中，根据有无设在第三绝缘层(25)上的第三接触孔(TC)来切换是否将存储晶体管(MT1)连接在位线(BL)上，进行程序设计，特别是具有设在各绝缘层(18、22、25)的接触孔(FC2、SC、TC)及分别埋入这些接触孔的W塞(20、23、26)上下方向对准堆栈的结构，即具有栈式接触结构(StackedContact Structure)。

公开(公告)号：CN1369915A

公开(公告)日：2002-09-18

申请号：CN02103206.8

申请日：2002-01-30

Applicant: 三洋电机株式会社

Inventor： 谷口敏光 ,  森真也 ,  石部真三 ,  铃木彰

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823857 ,  H01L21/82385 ,  H01L27/0922

Abstract: 本发明的课题是减少微细晶体管与高耐压晶体管的线宽离散性。在以P型的半导体衬底1上的台阶差部为边界形成了P型阱2和N型阱3的结构中,其特征在于:在台阶差的低的部分处形成的上述P型阱2上形成了具有第1线宽的第1晶体管(微细晶体管),在台阶差的高的部分处形成的上述N型阱3上形成了具有比第1晶体管的线宽粗的第2线宽的第2晶体管(高耐压晶体管)。

公开(公告)号：CN1315178C

公开(公告)日：2007-05-09

申请号：CN200410001883.4

申请日：2004-01-15

Applicant: 三洋电机株式会社

Inventor： 饭塚胜彦 ,  五嶋一智 ,  谷口敏光 ,  大谷敏晴

IPC: H01L21/822

CPC classification number: H01L28/20

Abstract: 本发明公开了一种半导体装置的制造方法。本发明要解决的课题是，得到高电阻，温度系数小，而且薄膜电阻的单晶片面内均匀性优良的电阻元件。解决课题的手段是，在半导体基板(1)上形成场氧化膜(2)，在该场氧化膜(2)上用LPCVD法形成非掺杂的硅膜(3)。硅膜(3)是非晶硅膜或多晶硅膜。向该硅膜(3)进行BF2+离子注入。并且在该离子注入前或离子注入后进行750℃以下低温的N2退火。