公开(公告)号：CN1375875A

公开(公告)日：2002-10-23

申请号：CN02107352.X

申请日：2002-03-13

Applicant: 三洋电机株式会社

Inventor： 山田顺治 ,  山田裕 ,  有吉润一

IPC: H01L27/04 ,  H01L27/112 ,  H01L21/822

CPC classification number: H01L21/76897 ,  H01L21/266 ,  H01L21/76819 ,  H01L23/5283 ,  H01L23/53223 ,  H01L27/112 ,  H01L27/1126 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 作为半导体装置的掩膜ROM的稳定制造方法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接该栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以铝布线为掩膜在基片表层注入杂质离子,在铝布线上形成保护膜,使得刻蚀所述层间绝缘膜时铝布线不外露。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成窄幅与宽幅铝布线45、45A,平坦化处理遮覆铝布线45、45A的SOG膜49,形成层间绝缘膜51;在层间绝缘膜51、44被刻蚀后,以铝布线45、45A上方的光刻胶54和该铝布线45、45A为掩膜向基片表层注入杂质离子;特征是在铝布线45A上形成凹陷部47。

公开(公告)号：CN1375863A

公开(公告)日：2002-10-23

申请号：CN02106972.7

申请日：2002-03-08

Applicant: 三洋电机株式会社

Inventor： 山田顺治 ,  山田裕 ,  有吉润一

IPC: H01L21/336 ,  H01L21/8246 ,  H01L21/265

CPC classification number: H01L27/1126 ,  H01L27/112

Abstract: 半导体装置—掩膜ROM的稳定制造法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以在铝布线上形成的光刻胶和该铝布线为掩膜向基片表层注入杂质离子,在设于相邻各元件区域的铝布线上不形成光刻胶。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成铝布线45,以所述铝布线45上形成的光刻胶47和该铝布线45为掩膜向基片表层注入杂质离子,特征:在向某一元件注入杂质离子的区域和向相邻各元件分别注入杂质离子的区域采用有不同开口部分47a、47b(开口径X3

公开(公告)号：CN101047187A

公开(公告)日：2007-10-03

申请号：CN200710088452.X

申请日：2007-03-27

Applicant: 三洋电机株式会社

Inventor： 铃木弘之 ,  山田光一 ,  山田裕

IPC: H01L27/112 ,  H01L23/522 ,  H01L21/8246 ,  H01L21/768 ,  G11C17/10

CPC classification number: H01L27/112 ,  H01L27/11253

Abstract: 本发明提供一种能够将尺寸减小的存储器及其制造方法。该存储器包括：n型杂质区域(12)，其形成在p型硅基板(11)的主表面上，作为存储器单元(9)中包含的二极管(10)的阴极及字码(7)而起作用；p型杂质区域(14)，其在n型杂质区域(12)的表面上隔开规定的间隔而形成有多个，作为二极管(10)的阳极而起作用；位线(8)，其形成在p型硅基板(11)上，与p型杂质区域(14)连接；配线层(27)，其设置在位线(8)的下层，相对于n型杂质区域(12)每隔规定间隔进行连接。

公开(公告)号：CN1499637A

公开(公告)日：2004-05-26

申请号：CN200310104489.9

申请日：2003-10-30

Applicant: 三洋电机株式会社

Inventor： 高桥秀一 ,  鹿仓文子 ,  森真也 ,  山田顺治 ,  山田裕 ,  谷口敏光

IPC: H01L27/10 ,  H01L23/52

CPC classification number: H01L27/11226 ,  H01L27/112

Abstract: 一种非易失半导体存储装置，谋求缩短掩模ROM的TAT，同时谋求高速化和高集成化。在应用三层金属工艺的掩模ROM中，根据有无设在第三绝缘层(25)上的第三接触孔(TC)来切换是否将存储晶体管(MT1)连接在位线(BL)上，进行程序设计，特别是具有设在各绝缘层(18、22、25)的接触孔(FC2、SC、TC)及分别埋入这些接触孔的W塞(20、23、26)上下方向对准堆栈的结构，即具有栈式接触结构(StackedContact Structure)。

公开(公告)号：CN1385894A

公开(公告)日：2002-12-18

申请号：CN02104997.1

申请日：2002-03-29

Applicant: 三洋电机株式会社

Inventor： 山田顺治 ,  山田裕 ,  有吉润一

IPC: H01L21/822 ,  H01L21/8246

CPC classification number: H01L27/1126 ,  H01L27/112

Abstract: 本发明的课题是,确立在向构成掩模ROM的各元件进行信息写入时,切换输出端的输出状态的制造技术。其特征在于,包括:经栅极绝缘膜5在半导体衬底1上形成栅电极8的工序;与该栅电极8相邻接地形成源、漏区的工序;经覆盖上述栅电极8的层间绝缘膜14形成Al布线15的工序;以及通过以在上述Al布线15上形成的光致抗蚀剂23和该Al布线15作为掩模向上述衬底表层注入杂质离子,对构成掩模ROM的各元件写入信息,同时切换输出端的输出状态的工序。

公开(公告)号：CN1375875B

公开(公告)日：2010-05-12

申请号：CN02107352.X

申请日：2002-03-13

Applicant: 三洋电机株式会社

Inventor： 山田顺治 ,  山田裕 ,  有吉润一

IPC: H01L27/04 ,  H01L27/112 ,  H01L21/822

CPC classification number: H01L21/76897 ,  H01L21/266 ,  H01L21/76819 ,  H01L23/5283 ,  H01L23/53223 ,  H01L27/112 ,  H01L27/1126 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 作为半导体装置的掩膜ROM的稳定制造方法。其一，在基片上间隔栅绝缘膜形成栅电极，邻接该栅电极形成源、漏区，间隔将栅电极遮覆的层间绝缘膜形成铝布线；以铝布线为掩膜在基片表层注入杂质离子，在铝布线上形成保护膜，使得刻蚀所述层间绝缘膜时铝布线不外露。其二，在基片31上间隔栅绝缘膜35形成栅电极38，邻接该栅电极38形成源、漏区，间隔将栅电极38遮覆的层间绝缘膜44形成窄幅与宽幅铝布线45、45A，平坦化处理遮覆铝布线45、45A的SOG膜49，形成层间绝缘膜51；在层间绝缘膜51、44被刻蚀后，以铝布线45、45A上方的光刻胶54和该铝布线45、45A为掩膜向基片表层注入杂质离子；特征是在铝布线45A上形成凹陷部47。

公开(公告)号：CN101236930A

公开(公告)日：2008-08-06

申请号：CN200810002638.3

申请日：2008-01-14

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 稻叶裕一 ,  山田裕 ,  森川成洋

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 一种半导体装置的制造方法，防止存储区域的配线层的露出，且防止配线电阻的变动及可靠性劣化。在焊盘电极(20)及层间绝缘膜(2C)上形成SiO2膜(21)作为使紫外线透过的蚀刻阻止膜。之后，将焊盘电极(20)上的SiO2膜(21)选择性蚀刻除去，在EPROM区域上残留SiO2膜(21)。之后，在SiO2膜(21)上及除去了SiO2膜(21)的焊盘电极(20)上形成氮化硅膜(23)及聚酰亚胺膜(24)作为紫外线不能透过的保护膜。之后，将焊盘电极(20)上及EPROM区域上的氮化硅膜(23)及聚酰亚胺膜(24)选择性地蚀刻除去。此时，由于SiO2膜(21)作为蚀刻阻止膜起作用，因此，可防止SiO2膜(21)下层的层间绝缘膜(2C)被消去而导致控制栅线金属层(19)露出。

公开(公告)号：CN101083266A

公开(公告)日：2007-12-05

申请号：CN200710126642.6

申请日：2007-05-29

Applicant: 三洋电机株式会社

Inventor： 高桥秀一 ,  山田裕 ,  金井胜

IPC: H01L27/06 ,  G09G3/12

CPC classification number: H01L27/0629 ,  H01L27/0738 ,  H01L29/4238

Abstract: 本发明的目的是提供可靠性高的电阻。此外，本发明的目的是实现在同一半导体基板上混载有MOS晶体管和电阻的半导体装置的小型化。在P型半导体基板(10)的表面上形成N型阱区域(11)，在该阱区域11的表面上形成P－型电阻层(20)。并且，在阱区域(11)上环状地围绕电阻层(20)形成导电层(30)。在通常动作中，向导电层(30)施加规定的电压，没有在导电层(30)的下部形成沟道，从而将其他元件(例如P沟道型MOS晶体管1)与下拉电阻(2)分离。电阻层(20)与元件分离绝缘膜不接触。在由元件分离绝缘膜围绕的一个区域内形成PMOS(1)和下拉电阻(2)这两者。

公开(公告)号：CN101236930B

公开(公告)日：2010-06-16

申请号：CN200810002638.3

申请日：2008-01-14

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 稻叶裕一 ,  山田裕 ,  森川成洋

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 一种半导体装置的制造方法，防止存储区域的配线层的露出，且防止配线电阻的变动及可靠性劣化。在焊盘电极(20)及层间绝缘膜(2C)上形成SiO2膜(21)作为使紫外线透过的蚀刻阻止膜。之后，将焊盘电极(20)上的SiO2膜(21)选择性蚀刻除去，在EPROM区域上残留SiO2膜(21)。之后，在SiO2膜(21)上及除去了SiO2膜(21)的焊盘电极(20)上形成氮化硅膜(23)及聚酰亚胺膜(24)作为紫外线不能透过的保护膜。之后，将焊盘电极(20)上及EPROM区域上的氮化硅膜(23)及聚酰亚胺膜(24)选择性地蚀刻除去。此时，由于SiO2膜(21)作为蚀刻阻止膜起作用，因此，可防止SiO2膜(21)下层的层间绝缘膜(2C)被消去而导致控制栅线金属层(19)露出。

公开(公告)号：CN1228851C

公开(公告)日：2005-11-23

申请号：CN02104997.1

申请日：2002-03-29

Applicant: 三洋电机株式会社

Inventor： 山田顺治 ,  山田裕 ,  有吉润一

IPC: H01L27/112 ,  H01L21/8246

CPC classification number: H01L27/1126 ,  H01L27/112

Abstract: 本发明的课题是，确立在向构成掩模只读存储器的各元件进行信息写入时，切换输出端的输出状态的制造技术。其特征在于，包括：经栅极绝缘膜(5)在半导体衬底(1)上形成栅电极(8)的工序；与该栅电极(8)相邻接地形成源、漏区的工序；经覆盖上述栅电极(8)的层间绝缘膜(14)形成Al布线(15)的工序；以及通过以在上述Al布线(15)上形成的光致抗蚀剂(23)和该Al布线(15)作为掩模向上述衬底表层注入杂质离子，对构成掩模只读存储器的各元件写入信息，同时切换输出端的输出状态的工序。