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公开(公告)号：CN1183674C
公开(公告)日：2005-01-05
申请号：CN98116089.1
申请日：1998-07-17
Applicant: 三洋电机株式会社
IPC: H03K3/64
Abstract: 一种信号输入电路，判定从外部输入的交流输入信号是高电平还是低电平，其具备：偏置电路，接受交流输入信号，提供偏置电压；输入电路，具有第1阈值电压和电压更高的第2阈值电压，并判定偏置电路的输出信号电平；锁存电路，将输入电路的输出信号锁存，并将阈值电压设定为第1或第2阈值电压；输入电路在偏置电路的输出信号电平下降或上升时，使用第1或第2阈值电压进行电平判定；并具有根据第1和第2阈值电压的电位差的滞后特性。该信号输入电路提供了芯片面积小、电路特性稳定的信号处理装置。用与构成输入电路的CMOS反相器相同的元件构成偏置电路。由此，能得到稳定的电路特性。另外，用第1和第2控制信号以通断方式控制NMOS晶体管(17、23)，能使偏置电路和输入电路的贯通电流停止，降低消耗电流。此外，即使输入电路工作停止，也能用锁存电路(18)保存输入电路的输出，防止外围电路错误工作。
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公开(公告)号：CN101083266A
公开(公告)日：2007-12-05
申请号：CN200710126642.6
申请日：2007-05-29
Applicant: 三洋电机株式会社
CPC classification number: H01L27/0629 , H01L27/0738 , H01L29/4238
Abstract: 本发明的目的是提供可靠性高的电阻。此外，本发明的目的是实现在同一半导体基板上混载有MOS晶体管和电阻的半导体装置的小型化。在P型半导体基板(10)的表面上形成N型阱区域(11)，在该阱区域11的表面上形成P－型电阻层(20)。并且，在阱区域(11)上环状地围绕电阻层(20)形成导电层(30)。在通常动作中，向导电层(30)施加规定的电压，没有在导电层(30)的下部形成沟道，从而将其他元件(例如P沟道型MOS晶体管1)与下拉电阻(2)分离。电阻层(20)与元件分离绝缘膜不接触。在由元件分离绝缘膜围绕的一个区域内形成PMOS(1)和下拉电阻(2)这两者。
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公开(公告)号：CN1499637A
公开(公告)日：2004-05-26
申请号：CN200310104489.9
申请日：2003-10-30
Applicant: 三洋电机株式会社
CPC classification number: H01L27/11226 , H01L27/112
Abstract: 一种非易失半导体存储装置，谋求缩短掩模ROM的TAT，同时谋求高速化和高集成化。在应用三层金属工艺的掩模ROM中，根据有无设在第三绝缘层(25)上的第三接触孔(TC)来切换是否将存储晶体管(MT1)连接在位线(BL)上，进行程序设计，特别是具有设在各绝缘层(18、22、25)的接触孔(FC2、SC、TC)及分别埋入这些接触孔的W塞(20、23、26)上下方向对准堆栈的结构，即具有栈式接触结构(StackedContact Structure)。
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公开(公告)号：CN101192824A
公开(公告)日：2008-06-04
申请号：CN200710194022.6
申请日：2007-11-26
Inventor： 高桥秀一
IPC: H03K19/003 , H03K19/0948 , H03K19/0185 , H03K19/20
CPC classification number: H03K19/00315 , H03K19/018507 , H03K19/018521
Abstract: 本发明提供一种半导体集成电路，设置由高耐压的NMOS(T4)组成的传输门(54)和上拉电阻(55)。传输门(54)的输入端与高电压施加端子(50)连接，传输门(54)的输出端通过输入电阻(51)与CMOS反相器(52)连接。上拉电阻(55)的一端连接传输门(54)的输出端，上拉电阻(55)的另一端被施加电源电压VDD(5V)。传输门(54)使输入的高电压VX(VX＞VDD)下降到VDD－Vt1’。上拉电阻(55)使传输门(54)的输出端的电压偏置成VDD，使通过传输门(54)下降的输出端的电压上升到大约VDD。从而，在半导体集成电路中设置高电压施加端子而不会使制造工时、制造成本增加。
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