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公开(公告)号：CN113380705A
公开(公告)日：2021-09-10
申请号：CN202011403467.2
申请日：2020-12-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及多层绝缘膜堆叠。一种用于形成半导体器件的方法，包括：在鳍之上形成栅极结构，其中，鳍突出高于衬底；在栅极结构中形成开口；沿着开口的侧壁和底部形成第一电介质层，其中，第一电介质层是非共形的，其中，第一电介质层在栅极结构的远离衬底的上表面附近具有第一厚度，并且在开口的底部附近具有第二厚度，其中，第一厚度大于第二厚度；以及在第一电介质层之上形成第二电介质层以填充开口，其中，第一电介质层由第一电介质材料形成，并且第二电介质层由与第一电介质材料不同的第二电介质材料形成。
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公开(公告)号：CN113130394A
公开(公告)日：2021-07-16
申请号：CN202011015999.9
申请日：2020-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体器件及其制造方法。一种方法包括形成突出高于隔离区域的顶表面的半导体鳍。隔离区域延伸到半导体衬底中。蚀刻半导体鳍的一部分以形成沟槽，该沟槽延伸得低于隔离区域的底表面并且延伸到半导体衬底中。该方法还包括：用第一电介质材料填充沟槽以形成第一鳍隔离区域；使第一鳍隔离区域凹陷以形成第一凹槽；并且用第二电介质材料填充第一凹槽。第一电介质材料和第二电介质材料组合形成第二鳍隔离区域。
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公开(公告)号：CN105280702B
公开(公告)日：2020-06-05
申请号：CN201410804259.1
申请日：2014-12-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L27/092 , H01L21/8238
Abstract: 根据示例性实施例，本发明提供了形成具有至少两个阻挡层的垂直结构的方法。该方法包括以下操作：提供衬底；在衬底上方提供垂直结构；在垂直结构的源极、沟道、和漏极上方提供第一阻挡层；以及在垂直结构的栅极和漏极上方提供第二阻挡层。
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公开(公告)号：CN101378022A
公开(公告)日：2009-03-04
申请号：CN200810006858.3
申请日：2008-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/04
CPC classification number: H01L21/823807 , H01L21/823814 , H01L29/1054 , H01L29/665 , H01L29/6659 , H01L29/66628 , H01L29/66636 , H01L29/7833
Abstract: 本发明提供一种半导体元件，像是P通道金属－氧化物－半导体场效应电晶体或N通道金属－氧化物－半导体场效应电晶体，其具有应变通道区域，借由形成一栅极堆叠后，在源极区域及漏极区域形成凹进区来形成此半导体元件。接着，去除此栅极堆叠下的基板，然后，在此栅极堆叠下的源极区域及漏极区域中形成一磊晶层。在源极区域及漏极区域中的此磊晶层可被掺杂。在一实施例中，在此栅极堆叠下的磊晶层较低的部份被掺杂，其传导类型与源极区域及漏极区域的传导类型相反。在另一实施例中，此磊晶层未被掺杂。
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公开(公告)号：CN1324678C
公开(公告)日：2007-07-04
申请号：CN200410090379.6
申请日：2004-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/31 , H01L23/52
CPC classification number: H01L23/53295 , H01L23/53228 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是提供多层内联机内层介电层的结构与制造方法，以及包括内层介电层的半导体组件。该内层介电层包括第一低介电常数材料层及形成于该第一低介电常数材料上的第二低介电常数材料。该第二低介电常数材料层至少较第一低介电常数材料层具有一不同的材料特征。而第三低介电常数材料层又至少较第二低介电常数材料层具有一不同的材料特征。其中，第一、第二以及第三低介电常数材料层较佳为相同材料所构成，并利用连续在一或数个具有不同沉积条件的沉积室中沉积，其中可调整或改变的沉积条件包括：气体流速、电源功率或气体种类。
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Patent Agency Ranking
公开(公告)号：CN1770432A
公开(公告)日：2006-05-10
申请号：CN200510102676.2
申请日：2005-09-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/78 , B28D5/0011 , H01L21/76224 , H01L23/585 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
Abstract: 本发明提供一种密封环结构、半导体晶圆与降低切割引起应力影响的方法，所述密封环结构，适用于保护一集成电路晶片的一核心电路区，包括：一金属化层，其具有一桥接次层以及一插栓次层；一桥接物，位于该桥接次层内介于该集成电路晶片的一周边边缘与该核心电路区间的一既定位置；以及一插栓，位于该插栓次层内且大体对准于该桥接物，其中该插栓具有大体相同于该桥接物的宽度的一宽度。本发明所述的密封环结构、半导体晶圆与降低切割引起应力影响的方法，可限制与阻止来自集成电路晶片的边缘处的裂痕的推进。
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公开(公告)号：CN1627498A
公开(公告)日：2005-06-15
申请号：CN200410090379.6
申请日：2004-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/31 , H01L23/52
CPC classification number: H01L23/53295 , H01L23/53228 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是提供多层内联机内层介电层的结构与制造方法，以及包括内层介电层的半导体组件。该内层介电层包括第一低介电常数材料层及形成于该第一低介电常数材料上的第二低介电常数材料。该第二低介电常数材料层至少较第一低介电常数材料层具有一不同的材料特征。而第三低介电常数材料层又至少较第二低介电常数材料层具有一不同的材料特征。其中，第一、第二以及第三低介电常数材料层较佳为相同材料所构成，并利用连续在一或数个具有不同沉积条件的沉积室中沉积，其中可调整或改变的沉积条件包括：气体流速、电源功率或气体种类。
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公开(公告)号：CN1574280A
公开(公告)日：2005-02-02
申请号：CN200310100539.6
申请日：2003-10-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L23/528 , H01L23/5226 , H01L2924/0002 , H01L2924/00
Abstract: 一种应用于半导体集成电路制成中内连线错误的改善图案。此内连线错误的改善图案是应用于金属层/介电层/金属层的结构，在其中一金属层的其它区域加上辅助图案，利用这些辅助物所造成的热应力梯度来集中金属层中的空缺，以防止用以连接两金属层的中介插塞底部产生孔洞。
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公开(公告)号：CN117059574A
公开(公告)日：2023-11-14
申请号：CN202310468019.8
申请日：2023-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及栅极隔离区域和鳍隔离区域及其形成方法。一种方法，包括：在半导体区域上形成栅极堆叠；蚀刻栅极堆叠以形成第一沟槽，该第一沟槽将栅极堆叠分离为第一栅极堆叠部分和第二栅极堆叠部分；以及形成填充第一沟槽的栅极隔离区域。栅极隔离区域包括：氮化硅衬里；以及氧化硅填充区域，与氮化硅衬里的第一底部部分重叠。该方法还包括：蚀刻栅极堆叠以形成第二沟槽并且暴露突出的半导体鳍；以及蚀刻突出的半导体鳍以将第二沟槽延伸到体半导体衬底中。形成鳍隔离区域以填充第二沟槽。鳍隔离区域包括：氧化硅衬里；以及氮化硅填充区域，与氧化硅衬里的第二底部部分重叠。
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公开(公告)号：CN115939044A
公开(公告)日：2023-04-07
申请号：CN202210525728.0
申请日：2022-05-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238
Abstract: 一种方法包括在突出半导体鳍上形成第一伪栅极堆叠件，蚀刻第一伪栅极堆叠件以形成沟槽，向下延伸沟槽以穿透突出半导体鳍的一部分，以及用介电材料填充沟槽以形成鳍隔离区。接缝形成在鳍隔离区中，并且接缝延伸至低于突出半导体鳍的顶面水平的水平面。接缝的顶部宽度小于约1nm。突出半导体鳍上的第二伪栅极堆叠件被替换栅极堆叠件替换。本申请的实施例涉及在隔离区形成接缝的方法。
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