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公开(公告)号：CN109585646B
公开(公告)日：2023-07-21
申请号：CN201810631318.8
申请日：2018-06-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供具有蚀刻停止层的存储单元。存储单元包含底部电极设置于基底上方。开关介电质设置于底部电极上方并且具有可变电阻。顶部电极设置于开关介电质上方。侧壁间隔层沿着底部电极、开关介电质和顶部电极的多个侧壁往上延伸。下蚀刻停止层设置于下介电层上方并且衬于侧壁间隔层的外侧壁。下蚀刻停止层是由与侧壁间隔层不同的材料形成，并且保护顶部电极免于制造程序期间的损伤。也提供用于制造存储单元的方法。
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公开(公告)号：CN107039581B
公开(公告)日：2022-11-29
申请号：CN201611046742.3
申请日：2016-11-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。
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公开(公告)号：CN114883362A
公开(公告)日：2022-08-09
申请号：CN202210157930.2
申请日：2022-02-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开的各种实施例针对铁电随机存取存储器单元或包括底部电极界面结构的一些其他合适类型的存储器单元。存储器单元还包括底部电极、底部电极上方的开关层和开关层上方的顶部电极。底部电极界面结构将底部电极和开关层彼此分隔开。此外，界面结构是电介质的并且被配置为阻挡或以其他方式阻挡底部电极中的金属原子和/或杂质扩散到开关层。通过阻挡或以其他方式抵抗这种扩散，可以降低漏电流。此外，可以增加存储器单元的耐用性。本公开的各种实施例还涉及集成电路芯片及其形成方法。
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公开(公告)号：CN113285018A
公开(公告)日：2021-08-20
申请号：CN202011629122.9
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本公开涉及一种集成芯片、存储器器件及其形成方法。存储器器件包括设置在衬底上方的下部层间介电(ILD)层内的下部互连上方的底部电极。数据存储结构位于底部电极上方。第一顶部电极层设置在数据存储结构上方，第二顶部电极层位于第一顶部电极层上。与第一顶部电极层相比，第二顶部电极层不易被氧化。顶部电极通孔位于第二顶部电极层上方并且电耦合到第二顶部电极层。
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公开(公告)号：CN113130814A
公开(公告)日：2021-07-16
申请号：CN202010805569.0
申请日：2020-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L51/52
Abstract: 本发明实施例涉及一种半导体结构。所述半导体结构包含金属化结构、多个导电垫及电介质层。所述多个导电垫在所述金属化结构上方。所述电介质层在所述金属化结构上且覆盖所述导电垫。所述电介质层包含第一电介质膜、第二电介质膜及第三电介质膜。所述第一电介质膜在所述导电垫上。所述第二电介质膜在所述第一电介质膜上。所述第三电介质膜在所述第二电介质膜上。所述第一电介质膜的折射率小于所述第二电介质膜的折射率，且所述第二电介质膜的所述折射率小于所述第三电介质膜的折射率。
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Patent Agency Ranking
公开(公告)号：CN107046038B
公开(公告)日：2021-05-11
申请号：CN201611202250.9
申请日：2016-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L29/51 , G11C16/02
Abstract: 本发明的实施例公开了一种存储器件的实施例。存储器件包括：位于衬底上方的多堆叠介电层；位于多堆叠介电层上方的第一导电层；位于第一导电层上方的第二导电层；位于第二导电层上方的吸气层，其中，吸气层包括由钛形成的第一层和位于第一层上的由氮化钽形成的第二层；以及位于吸气层上的互连层，从而使得互连层电耦合至第一导电层。本发明的实施例还公开了一种半导体器件及其形成方法。
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公开(公告)号：CN112670405A
公开(公告)日：2021-04-16
申请号：CN202010269632.3
申请日：2020-04-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种在衬底上方包含磁阻随机存取存储(magnetoresistive random access memory，MRAM)单元的集成芯片。介电结构上覆于衬底。磁阻随机存取存储单元设置在介电结构内。磁阻随机存取存储单元包含包夹在底部电极与顶部电极之间的磁性隧道结(magnetic tunnel junction，MTJ)。导电线上覆于顶部电极。侧壁间隔物结构沿着磁性隧道结和顶部电极的侧壁不断延伸。侧壁间隔物结构包含第一侧壁间隔物层、第二侧壁间隔物层以及包夹在第一侧壁间隔物层与第二侧壁间隔物层之间的保护侧壁间隔物层。第一侧壁间隔物层和第二侧壁间隔物层包括第一材料，保护侧壁间隔物层包括与第一材料不同的第二材料。
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公开(公告)号：CN109427961A
公开(公告)日：2019-03-05
申请号：CN201711204164.6
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开关于存储单元上的顶电极盖结构的形成方法。在一些实施例中，形成顶电极盖结构于存储单元上的方法包括提供存储单元，其包括顶电极、底电极、与阻值存储器夹设于顶电极与底电极之间。对覆盖存储单元的层间介电层进行蚀刻，以形成通孔开口露出存储单元的顶电极。接着形成集气层以衬垫通孔开口，且集气层位于存储单元的顶电极上并邻接顶电极。形成阻氧层于集气层上，且阻氧层邻接集气层。
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公开(公告)号：CN107046038A
公开(公告)日：2017-08-15
申请号：CN201611202250.9
申请日：2016-12-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L29/51 , G11C16/02
CPC classification number: H01L23/26 , H01L21/02186 , H01L21/28282 , H01L23/5226 , H01L29/4234 , H01L29/66833 , H01L29/792 , H01L27/115 , G11C16/02 , H01L29/511 , H01L29/518
Abstract: 本发明的实施例公开了一种存储器件的实施例。存储器件包括：位于衬底上方的多堆叠介电层；位于多堆叠介电层上方的第一导电层；位于第一导电层上方的第二导电层；位于第二导电层上方的吸气层，其中，吸气层包括由钛形成的第一层和位于第一层上的由氮化钽形成的第二层；以及位于吸气层上的互连层，从而使得互连层电耦合至第一导电层。本发明的实施例还公开了一种半导体器件及其形成方法。
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公开(公告)号：CN103050376B
公开(公告)日：2015-09-23
申请号：CN201210057500.X
申请日：2012-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L23/522
CPC classification number: H01L29/792 , C23C16/405 , C23C16/45525 , H01L21/02107 , H01L21/02109 , H01L21/02112 , H01L21/02175 , H01L21/02181 , H01L21/02189 , H01L21/02192 , H01L21/022 , H01L21/0228 , H01L21/28158 , H01L21/28176 , H01L21/28264 , H01L21/30604 , H01L21/30612 , H01L23/485 , H01L27/10808 , H01L27/10852 , H01L27/10855 , H01L28/40 , H01L28/60 , H01L29/20 , H01L29/205 , H01L29/365 , H01L29/4236 , H01L29/517 , H01L29/66431 , H01L29/66462 , H01L29/66522 , H01L29/6656 , H01L29/7783 , H01L29/78 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了一种用于制造半导体器件的系统和方法。一个实施例包括采用原子层沉积(ALD)工艺形成沉积层。ALD工艺可以利用第一前体并持续第一时间周期；第一清除并持续比第一时间周期更长的第二时间周期；第二前体并持续比第一时间周期更长的第三时间周期；以及第二清除并持续比第三时间周期更长的第四时间周期。本发明还公开了沉积材料及形成方法。
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