公开(公告)号：CN115843214A

公开(公告)日：2023-03-24

申请号：CN202210763706.8

申请日：2022-06-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 锺嘉文 ,  林彦良 ,  张耀文

IPC: H10N70/20

Abstract: 本公开涉及一种集成芯片结构及其形成方法。集成芯片结构包括设置在衬底上方的介电结构内的底部电极。顶部电极设置在底部电极上方的介电结构内。转换层和离子源层位于底部电极和顶部电极之间。阻挡结构位于底部电极和顶部电极之间。阻挡结构包括金属氮化物，该金属氮化物被配置为在高温制造工艺期间减轻金属的热扩散。

公开(公告)号：CN114883362A

公开(公告)日：2022-08-09

申请号：CN202210157930.2

申请日：2022-02-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林子羽 ,  锺嘉文 ,  张耀文

IPC: H01L27/24 ,  H01L45/00

Abstract: 本公开的各种实施例针对铁电随机存取存储器单元或包括底部电极界面结构的一些其他合适类型的存储器单元。存储器单元还包括底部电极、底部电极上方的开关层和开关层上方的顶部电极。底部电极界面结构将底部电极和开关层彼此分隔开。此外，界面结构是电介质的并且被配置为阻挡或以其他方式阻挡底部电极中的金属原子和/或杂质扩散到开关层。通过阻挡或以其他方式抵抗这种扩散，可以降低漏电流。此外，可以增加存储器单元的耐用性。本公开的各种实施例还涉及集成电路芯片及其形成方法。

公开(公告)号：CN116581101A

公开(公告)日：2023-08-11

申请号：CN202310272868.6

申请日：2023-03-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 锺嘉文 ,  林彦良 ,  张耀文

IPC: H01L23/528 ,  H01L23/522 ,  H01L21/768

Abstract: 本发明涉及集成芯片结构。集成芯片结构包括衬底。一个或多个下部互连件设置在位于衬底上方的下部层间介电(ILD)结构内。等离子体诱导损伤(PID)缓解层设置在下部ILD结构上方。PID缓解层具有包含金属的多孔结构。第一上部互连件由位于PID缓解层上方的上部ILD结构横向地围绕。第一上部互连件从PID缓解层上方延伸至一个或多个下部互连件。本发明的实施例还提供了形成集成芯片结构的方法。

公开(公告)号：CN114843248A

公开(公告)日：2022-08-02

申请号：CN202210111652.7

申请日：2022-01-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林子羽 ,  张耀文 ,  锺嘉文 ,  林彦良

IPC: H01L23/538 ,  H01L21/48

Abstract: 本发明的各种实施例涉及一种集成芯片。该集成芯片包括：互连结构，位于半导体衬底上方并包括导电线。钝化结构位于互连结构上方。上导电结构位于钝化结构上方并包括第一导电层、介电层和第二导电层。该第一导电层设置在介电层与钝化结构之间。该第二导电层沿着介电层的顶面延伸并穿透第一导电层和钝化结构直至导电线。本申请的实施提供了集成芯片及其形成方法。