公开(公告)号：CN113889469A

公开(公告)日：2022-01-04

申请号：CN202110102099.6

申请日：2021-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建源 ,  谢豪泰

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种集成电路(IC)结构包括第一晶体管和第二晶体管。第一晶体管包含第一有源区域和安置在第一有源区域上的第一栅极，其中，第一栅极沿平行于第一有源区域的纵向方向的第一方向具有第一有效栅极长度。第二晶体管包含第二有源区域和安置在第二有源区域上的第二栅极，并且包含沿第一方向布置并且彼此分离的多个栅极结构，其中，第二栅极沿第一方向具有第二有效栅极长度，第二有效栅极长度是第一有效栅极长度的n倍，并且n为大于1的正整数。根据本申请的其他实施例，还提供了形成集成电路结构的方法。

公开(公告)号：CN113851165A

公开(公告)日：2021-12-28

申请号：CN202110163292.0

申请日：2021-02-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈彝梓 ,  吴经纬 ,  谢豪泰 ,  廖宏仁

IPC: G11C16/08 ,  G11C16/24

Abstract: 本文关于一种存储系统及操作存储系统的方法，存储系统包括单位储存电路。单位储存电路中每一个邻接单位储存电路中邻近的一个。单位储存电路中每一个包括第一存储单元群组；第二存储单元群组；第一子字元线驱动器，其用来经由沿一方向延伸的第一子字元线将第一控制信号施加至第一存储单元群组；以及第二子字元线驱动器，其用来经由沿该方向延伸的第二子字元线将第二控制信号施加至第二存储单元群组。存储系统包括共用字元线驱动器，共用字元线驱动器邻接单位储存电路中的一个且用以经由沿该方向延伸的字元线将共用控制信号施加至单位储存电路。

公开(公告)号：CN110729017B

公开(公告)日：2021-10-29

申请号：CN201910639831.6

申请日：2019-07-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄健羽 ,  黄家恩 ,  李政宏 ,  谢豪泰

IPC: G11C29/00 ,  G11C16/04 ,  G11C16/08

Abstract: 根据本申请的实施例，公开了在存储器装置中使用的局部冗余解码器电路的不同实施例。不同类型的局部冗余解码器电路可操作地连接到存储器阵列中的多列存储器单元。本申请的实施例提供了存储器装置以及电子装置。

公开(公告)号：CN107871512A

公开(公告)日：2018-04-03

申请号：CN201710660044.0

申请日：2017-08-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余华鑫 ,  谢豪泰

IPC: G11C5/02 ,  G11C5/06 ,  G11C16/08 ,  G11C16/24

CPC classification number: G11C11/419 ,  G11C7/065 ,  G11C7/1096 ,  G11C7/12 ,  G11C11/4074 ,  G11C11/4091 ,  G11C11/4094 ,  G11C5/02 ,  G11C5/063 ,  G11C16/08 ,  G11C16/24

Abstract: 本发明实施例是关于一种用于存储器装置的模块，其包含高速电压节点、预充电电路及交叉耦合电路。所述预充电电路包含经配置以将存储器装置的互补第一线及第二线预充电到源极电源的电平的预充电器。所述交叉耦合电路经配置以将所述第一线及所述第二线中的一者拉到高于所述源极电压电平的所述高速电压节点处的高速电压的电平。因而，可按高速读取所述存储器装置的存储器单元。

公开(公告)号：CN107204767A

公开(公告)日：2017-09-26

申请号：CN201611072621.6

申请日：2016-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈建源 ,  李政宏 ,  廖宏仁 ,  谢豪泰 ,  叶哲儒

IPC: H03K19/0185

CPC classification number: H03K19/018521 ,  H03K19/018507

Abstract: 本发明实施例揭露一种新颖电平移位器。所述电平移位器的电路包含八个MOD晶体管及一电容器，第一MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第二MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第三MOS晶体管具有耦合到所述第一MOS晶体管的漏极的源极，第四MOS晶体管具有耦合到所述第二MOS晶体管的漏极的源极，第五MOS晶体管具有耦合到所述第三MOS晶体管的漏极及所述第二MOS晶体管的栅极的源极，以及耦合到所述第三MOS晶体管的栅极及输入节点的栅极，以及耦合到接地的漏极，第六MOS晶体管具有耦合到所述第四MOS晶体管的漏极及所述第一MOS晶体管的栅极以及输出节点的源极。

公开(公告)号：CN106560895A

公开(公告)日：2017-04-12

申请号：CN201610750177.2

申请日：2016-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 潘卡伊·阿加沃尔 ,  蔡睿哲 ,  李政宏 ,  陈建源 ,  郑基廷 ,  谢豪泰 ,  陈彝梓

IPC: G11C11/413 ,  G06F17/50

Abstract: 存储器器件包括：用于控制存储器器件的读操作或写操作的跟踪控制电路。跟踪控制电路包括多个跟踪单元，其中，跟踪单元的时序特性仿真位单元在存储器器件的写操作或读操作期间的时序特性。存储器器件还包括：用于配置跟踪控制电路的跟踪单元的数量的至少两条参考字线；和配置为激活至少两条参考字线中的一条或多条的选择电路。本发明的实施例还提供了能够在多种低压下工作而不降低性能的SRAM器件及其方法。

公开(公告)号：CN102456387B

公开(公告)日：2015-03-11

申请号：CN201110174982.2

申请日：2011-06-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 罗彬豪 ,  陈彝梓 ,  苏建国 ,  谢豪泰

IPC: G11C7/12

CPC classification number: G11C7/10 ,  G11C7/1012 ,  G11C7/106 ,  G11C7/1066

Abstract: 本发明涉及一种多工电路及使用一多工器输出数据的方法，所述多工电路包含多个第一电路和耦接至这些第一电路的输出的第二电路。配置这些第一电路的一第一电路，以接收第一数据线(data line)上的数据做为第一输入，和时脉信号做为第二输入，并提供输出信号至第一输出。在选择使用第一电路后，基于第一数据线的第一数据逻辑准位，来配置时脉信号、耦接至第二电路的第一电路的第一子电路、和第二电路，以提供第一输出逻辑准位至输出信号；并基于第一数据线的第二数据逻辑准位，来配置耦接至第一输出的第一电路的第二子电路，以提供第二输出逻辑准位至输出信号。

公开(公告)号：CN101847629B

公开(公告)日：2012-01-11

申请号：CN201010122892.4

申请日：2010-02-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢豪泰 ,  谢祯辉

IPC: H01L27/02 ,  H01L29/92 ,  H01L21/82 ,  H01L21/02

CPC classification number: H01L24/06 ,  H01L23/5223 ,  H01L24/05 ,  H01L27/0207 ,  H01L28/40 ,  H01L2224/05093 ,  H01L2224/05554 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2224/05681 ,  H01L2924/01005 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01025 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0104 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/0105 ,  H01L2924/01057 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01327 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15788 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明公开了接触焊盘下方的MIM去耦电容器和集成电路结构，该集成电路结构包括：一个或多个外部接触焊盘，在其下直接形成诸如金属绝缘体金属(MIM)电容器的去耦电容器。在一个实施例中，去耦电容器形成在第一金属化层之下，在另一实施例中，去耦电容器形成在最上面的金属层间电介质层中。去耦电容器的下极板电耦合至Vdd和Vss中的一个，而去耦电容器的上极板电耦合至另一个。去耦电容器可包括形成在外部接触焊盘下面的去耦电容器阵列，并且可以包括一个或多个虚拟去耦电容器。一个或多个虚拟去耦电容器为MIM电容器，其中，上极板和下极板中的至少一个不电耦合至外部接触焊盘。

公开(公告)号：CN100517515C

公开(公告)日：2009-07-22

申请号：CN200610007826.6

申请日：2006-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢祯辉 ,  谢豪泰 ,  王道平

IPC: G11C29/00 ,  G01R31/28

CPC classification number: G01R31/31708 ,  G01R31/31711

Abstract: 一种测定方法及测定系统，用于集成电路中测定嵌入式存储器宏模组的数据存取时间。单一外部测试信号输入至嵌入式存储器宏模组以致能数据输入，并获取数据输出。单一外部测试信号的脉冲宽度以递增方式增加，直到获得数据输出的闩锁。接着，可以获得数据存取时间，且其实质上等于增加后的脉冲宽度的时间间隔。本发明排除了在现有设计上任何时序偏移的问题。由于本发明只需要较少的测试电路，其实现设计较简单，且精确地测量也变得简单很多。

公开(公告)号：CN222927205U

公开(公告)日：2025-05-30

申请号：CN202421917492.6

申请日：2024-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余华鑫 ,  李哲安 ,  谢豪泰 ,  李政宏 ,  廖宏仁

IPC: G11C7/10 ,  G06F30/333

Abstract: 一种输入/输出电路及记忆体电路，输入/输出电路包含旁路电路、第一锁存器、第二锁存器、第一晶体管及第二晶体管。旁路电路用以直接地接收数据信号并间接地接收写入启动信号。第一锁存器耦接于第一数据接线与第二数据接线之间。第二锁存器耦接至第一锁存器，且用以基于存在于第二数据接线上的电压准位产生数据输出信号。第一晶体管耦接至第一锁存器，且由感应启动信号门控。第二晶体管耦接至第一锁存器，且由时脉信号门控。第一晶体管及第二晶体管在输入/输出电路的多个操作模式中的每一者中交替地启动。