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公开(公告)号：CN113129960B
公开(公告)日：2024-06-25
申请号：CN202011318640.9
申请日：2020-11-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/419
Abstract: 本文公开涉及一种集成电路，包括耦合到静态随机存取存储器(SRAM)的多个磁性隧道结(MTJ)单元。在一个方面，集成电路包括具有第一端口和第二端口的SRAM，以及耦合到SRAM的第一端口的一组传输晶体管。在一个方面，集成电路包括一组MTJ单元，其中一组MTJ单元中的每个耦合在选择线和一组传输晶体管中的对应一个之间。本申请的实施例还涉及存储器器件及其操作方法。
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公开(公告)号：CN110718247B
公开(公告)日：2021-09-14
申请号：CN201910293177.8
申请日：2019-04-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储装置及其操作方法。使用半导体制造工艺制造存储装置。通常，半导体制造工艺中存在的制造变化和/或未对准公差可能导致存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置不同。例如，半导体制造工艺中的不可控随机物理工艺可能在这些存储装置之间引起小的差异。这些小的差异可以使存储装置中的位线在物理上是唯一的，没有两条位线是相同的。因此，半导体制造工艺中的不可控随机物理工艺可能使得从存储装置读取的电子数据以不同的速率沿着位线传播。可以利用位线的这种物理唯一性来实现物理不可复制功能(PUF)，从而允许将存储装置与通过半导体制造工艺类似地设计和制造的其它存储装置区分开。
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公开(公告)号：CN111128267A
公开(公告)日：2020-05-08
申请号：CN201911023671.9
申请日：2019-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/406 , G11C11/413
Abstract: 一种物理不可克隆功能产生器包括：物理不可克隆功能胞元阵列，包括配置成多个列及至少一个行的多个位胞元；以及至少一个输入/输出电路，各自耦合到物理不可克隆功能胞元阵列的至少两个相邻列，其中至少一个输入/输出电路各自包括不具有交叉耦合式晶体管对的感测放大器，其中感测放大器包括不具有存取晶体管的两个交叉耦合式反相器并包括感测放大器使能晶体管，并且其中至少一个输入/输出电路各自被配置成存取并确定至少两个相邻列中的至少两个位胞元的逻辑状态，且基于多个位胞元的所确定的逻辑状态来产生物理不可克隆功能特征。
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公开(公告)号：CN101587741A
公开(公告)日：2009-11-25
申请号：CN200910134149.8
申请日：2009-04-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C11/18 , G11C11/413
Abstract: 一种字线追踪系统，包括行空白的存储器单元、自我时序产生器、电压至电流转换器、电流至电压转换器与线。空白的存储器单元行与一行或多行普通的存储器单元具有大体相同的结构，并包括具有相对的第一末端与第二末端的空白字线，其中第一末端耦接至空白字线驱动器。自我时序产生器用以接收时钟脉冲信号并为空白字线驱动器产生与时钟脉冲信号同步的脉冲信号，以及具有第一端点用以接收反馈信号并用以决定脉冲信号的下降沿。电压至电流转换器耦接至第二末端。电流至电压转换器耦接至第一端点。线用以耦接电压至电流转换器至电流至电压转换器。本发明可有效解决现有技术存在的问题，在字线的远端仍可维持适当的脉冲宽度，不会最后造成功能失效。
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公开(公告)号：CN118226222A
公开(公告)日：2024-06-21
申请号：CN202410234818.3
申请日：2024-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/28
Abstract: 一种用于测试输入/输出(I/O)电路的电路及方法，该电路包括：与I/O电路的第一I/O相对应并且被配置为接收至少第一输入信号或第二输入信号的多个第一输入；复用器压缩器，耦合到所述多个第一输入，并且被配置为交替地形成用于所述第一输入信号的第一测试路径和用于所述第二输入信号的第二测试路径；第一输出，被配置为通过所述第一测试路径或所述第二测试路径中的一个提供第一输出信号，作为第三输入信号的移位版本；以及第二输出，被配置为通过第一测试路径或第二测试路径中的一个提供第二输出信号，作为第一输入信号或第二输入信号的捕获版本。
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Patent Agency Ranking
公开(公告)号：CN113129962B
公开(公告)日：2024-01-09
申请号：CN202010941257.2
申请日：2020-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419 , G11C11/412
Abstract: 公开了一种在位线的近端和远端建立平衡负电压的电路和方法，位线具有连接到位线的多个存储器单元。MOS电容器和金属电容器并联连接。MOS电容器通过第一开关晶体管连接到位线的近端。金属电容器通过第一开关晶体管连接到位线的近端，并且通过第二开关晶体管连接到位线的远端。下降的负升压电压被施加到MOS电容器和金属电容器。当开关晶体管在写入操作期间导通时，MOS电容器和金属电容器都耦合到近端和远端处的电压，并驱动该电压近似等于升压电压，从而提供到位线的平衡电压。本发明的实施例还涉及写辅助电路、器件及其方法。
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公开(公告)号：CN104716140B
公开(公告)日：2018-01-26
申请号：CN201410060158.8
申请日：2014-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: H01L23/50 , H01L23/49811 , H01L23/49827 , H01L23/5226 , H01L23/528 , H01L23/53204 , H01L27/0203 , H01L27/11 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。
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公开(公告)号：CN113176872B
公开(公告)日：2024-03-26
申请号：CN202011635161.X
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件包括多个位线、多个字线和存储器单元阵列，该存储器单元阵列包括耦合到位线和字线的多个位单元。位单元中的每一个配置为在位线上呈现初始逻辑状态。电源端子耦合到存储器单元阵列。控制器耦合到字线和位线，并且配置为在RNG阶段期间将位线预充电到低于第一电压电平的第二电压电平，并且确定多个位单元的初始逻辑状态以生成随机数。第一电压电平是用于在SRAM阶段期间操作存储器单元阵列的电压电平。本发明的实施例还涉及随机数发生器及其操作方法。
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公开(公告)号：CN113129962A
公开(公告)日：2021-07-16
申请号：CN202010941257.2
申请日：2020-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/419 , G11C11/412
Abstract: 公开了一种在位线的近端和远端建立平衡负电压的电路和方法，位线具有连接到位线的多个存储器单元。MOS电容器和金属电容器并联连接。MOS电容器通过第一开关晶体管连接到位线的近端。金属电容器通过第一开关晶体管连接到位线的近端，并且通过第二开关晶体管连接到位线的远端。下降的负升压电压被施加到MOS电容器和金属电容器。当开关晶体管在写入操作期间导通时，MOS电容器和金属电容器都耦合到近端和远端处的电压，并驱动该电压近似等于升压电压，从而提供到位线的平衡电压。本发明的实施例还涉及写辅助电路、器件及其方法。
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