公开(公告)号：CN104090466B

公开(公告)日：2019-06-14

申请号：CN201410325303.0

申请日：2006-04-25

申请人： 瑞萨电子株式会社

发明人： 田冈弘展 ,  小野祐作

IPC分类号： G03F1/36 ,  H01L21/027

CPC分类号： H03K19/094 ,  E21B43/24 ,  E21B47/06 ,  E21B47/123 ,  H01L27/0203

摘要： 本发明在于提供一种包括逻辑电路的半导体装置，本发明的目的在于缩短处理时间，降低制造成本。进而，为了实现上述目的，逻辑电路的形成区域（114）包括：以规定精度被光接近修正处理的第1区域（114b，170）；以及，以低于规定精度的精度被光接近修正处理的第2区域（114a，180）。特别是，第1区域（114b，170）具有作为晶体管而动作的栅极布线（172），第2区域（114a，180）具有不作为晶体管而动作的虚拟布图（182）。

公开(公告)号：CN107863318A

公开(公告)日：2018-03-30

申请号：CN201711173929.4

申请日：2017-11-22

申请人： 睿力集成电路有限公司

发明人： 徐亚超

IPC分类号： H01L21/768 ,  H01L27/02

CPC分类号： H01L21/76838 ,  H01L21/768 ,  H01L27/0203

摘要： 本发明提供一种基于间距倍增形成集成电路图案及形成方法，包括：提供半导体基底，于其上形成图案掩膜结构层，包括若干具有第一间隙的掩膜单元；对掩膜单元显露于第一间隙的侧部进行离子掺杂，形成掺杂部及未进行离子掺杂的本征部，掺杂部的刻蚀速率与本征部不同；沉积本征图案辅助层，填充掩膜单元之间的第一间隙；采用特定刻蚀选择比进行刻蚀以形成在半导体基底上的第二间隙，选自去除掺杂部及去除本征部和本征图案辅助层中的一种，第二间隙小于第一间隙。通过上述方案，本发明提供的图案形成方法，解决了现有曝光显影技术受限及工艺复杂的问题，基于特殊间距倍增技术，利用图案掩膜结构层及本征图案辅助层，得到线径微缩的图案结构，工艺简单。

公开(公告)号：CN107731921A

公开(公告)日：2018-02-23

申请号：CN201710325741.0

申请日：2017-05-10

申请人： 三星电子株式会社

发明人： 全辉璨 ,  金昶和 ,  河大元

IPC分类号： H01L29/78 ,  H01L29/423 ,  H01L29/417 ,  H01L27/02 ,  H01L23/535

CPC分类号： H01L21/823475 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823481 ,  H01L21/823814 ,  H01L21/823878 ,  H01L23/5226 ,  H01L27/0886 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/78 ,  H01L23/535 ,  H01L27/0203 ,  H01L29/41725 ,  H01L29/42356

摘要： 本发明提供一种包含接触结构的半导体装置。半导体装置包含限定下部有源区的隔离区。第一源极/漏极区和第二源极/漏极区以及第一栅极电极和第二栅极电极在下部有源区上。第一源极/漏极区和第二源极/漏极区邻近于彼此。第一栅极遮盖图案和第二栅极遮盖图案分别在第一栅极电极和第二栅极电极上。第一接触结构和第二接触结构分别在第一源极/漏极区和第二源极/漏极区上。下部绝缘图案在第一源极/漏极区与第二源极/漏极区之间。上部绝缘图案在第一接触结构与第二接触结构之间。氧化硅具有相对于形成上部绝缘图案、第一栅极遮盖图案以及第二栅极遮盖图案的绝缘材料的刻蚀选择性。

公开(公告)号：CN104835472B

公开(公告)日：2018-01-02

申请号：CN201510283818.3

申请日：2015-05-28

申请人： 合肥京东方光电科技有限公司 ,  京东方科技集团股份有限公司

发明人： 郑亮亮 ,  何剑 ,  冯霞 ,  金婷婷

IPC分类号： G09G3/36 ,  G09G3/3233 ,  G09G3/3275

CPC分类号： G09G3/3648 ,  G02F1/13306 ,  G09G3/3688 ,  G09G2300/0426 ,  G09G2310/0278 ,  G09G2310/0289 ,  G09G2310/0291 ,  G09G2330/023 ,  H01L27/0203 ,  H01L28/00

摘要： 本发明公开了一种用于驱动显示面板的驱动芯片、显示装置及驱动控制方法，该驱动芯片上具有N个管脚，所述N个管脚对应于设置于所述显示面板的N条信号传输线，所述管脚与对应的信号传输线之间通过传输配线连接，所述传输配线中包括与第一管脚相连接的第一传输配线和与第二管脚相连接的第二传输配线，第一传输配线的长度大于与第二传输配线的长度，所述驱动芯片包括：信号生成模块，用于生成N个驱动信号；所述N个驱动信号中包括：与第一管脚对应的第一驱动信号和与第二管脚对应的第二驱动信号，所述第一驱动信号的电流强度大于第二驱动信号的电流强度。本发明降低了驱动芯片的功耗。

公开(公告)号：CN107482057A

公开(公告)日：2017-12-15

申请号：CN201710516502.3

申请日：2017-06-29

申请人： 厦门市三安集成电路有限公司

发明人： 李斌 ,  彭俊益 ,  王江 ,  苏住裕

IPC分类号： H01L29/732 ,  H01L29/06 ,  H01L27/02

CPC分类号： H01L29/7325 ,  H01L27/0203 ,  H01L29/0603 ,  H01L29/0684

摘要： 本发明公开了一种多重外延层的共射共基化合物半导体晶体管，包括衬底以及于所述衬底上由下至上依次层叠的第一n型掺杂层、第一p型掺杂层、第二n型掺杂层、第三n型掺杂层、第二p型掺杂层和第四n型掺杂层，由下至上所述各掺杂层的长度依次递减以呈阶梯式排布，且所述各掺杂层裸露的台面上分别设有金属端子，其中第二n型掺杂层和第三n型掺杂层的金属端子电性连接。本发明通过台面堆栈式垂直外延结构实现共射共基结构，结合了底部共发射极器件的击穿电压和顶级共基极器件的击穿电压，大大提高了电压使用范围；相对于传统的水平放置式，可以实现更大的面积效率和成本效益。

公开(公告)号：CN106935583A

公开(公告)日：2017-07-07

申请号：CN201610881347.0

申请日：2012-10-17

申请人： 瑞萨电子株式会社

发明人： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC分类号： H01L27/02

CPC分类号： H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08 ,  H01L27/0203

摘要： 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN104425454B

公开(公告)日：2017-05-17

申请号：CN201410363851.2

申请日：2014-07-28

申请人： 三菱电机株式会社

发明人： 清水和宏

IPC分类号： H01L23/538

CPC分类号： H01L29/0649 ,  H01L21/762 ,  H01L23/5223 ,  H01L23/5225 ,  H01L27/0203 ,  H01L27/1203 ,  H01L28/86 ,  H01L2224/05554 ,  H01L2224/48463 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00

摘要： 得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。

公开(公告)号：CN103378713B

公开(公告)日：2016-12-28

申请号：CN201310143441.2

申请日：2013-04-23

申请人： 株式会社电装

发明人： 稻村洋

IPC分类号： H02M1/00

CPC分类号： H01L27/02 ,  H01L27/0203 ,  H01L27/0207 ,  H02M7/003 ,  H05K1/0254 ,  H05K3/3447 ,  H05K2201/09409 ,  H05K2201/097 ,  H05K2201/09709 ,  H05K2201/10053 ,  H05K2201/10522

摘要： 本发明公开一种电力转换设备，包括：半导体模块和形成有控制电路的电路板。每个半导体模块包括电连接至电路板的信号端子。每个半导体模块的信号端子成一直线地布置以形成沿着第一方向的端子列。半导体模块由上臂半导体模块和每个都连接至上臂半导体模块中相应的一个的下臂半导体模块组成。作为上臂半导体模块的端子列的上臂端子列与作为下臂半导体模块的端子列的下臂端子列沿着第二方向以交错的方式布置，第二方向垂直于第一方向并且垂直于半导体模块的信号端子伸出的第三方向，第一、第二和第三方向彼此垂直。

公开(公告)号：CN106057794A

公开(公告)日：2016-10-26

申请号：CN201610204802.3

申请日：2016-04-05

申请人： 三星电子株式会社

发明人： 徐在禹 ,  李在夏

IPC分类号： H01L27/02 ,  H01L21/82

CPC分类号： H01L27/0207 ,  H01L21/82 ,  H01L27/0203

摘要： 提供了一种制造半导体装置的方法。所述方法包括设置用于形成第一单元和第二单元的前导电线。第一单元和第二单元在第一方向上彼此相邻。第一单元的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻。第二单元的第二导电线和第三导电线沿第一方向延伸并且与边界相邻。第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上。第一导电线与所述两条不相邻的轨道中的一条轨道以及设置在所述两条不相邻的轨道之间的一条轨道相交。

公开(公告)号：CN102467603B

公开(公告)日：2016-06-29

申请号：CN201110379373.0

申请日：2011-11-18

申请人： 意法半导体(鲁塞)公司

发明人： F·马里内特

IPC分类号： G06F17/50 ,  H01L27/02 ,  H01L23/58

CPC分类号： H01L27/0203 ,  G06F17/505 ,  G06F17/5081 ,  G06F2217/02 ,  G06F2217/12 ,  G06F2217/66 ,  Y02P90/265

摘要： 本发明涉及制造受保护免于反向工程的集成电路的方法。提供一种在半导体芯片上制造集成电路(IC)的方法，该方法包括：设计(PH2)包括实现相同基本功能(Fi)的至少第一标准单元和第二标准单元(Ck)的集成电路的架构(ICA)；针对标准单元设计呈现随机差异的至少第一单元布局和第二单元布局(Lij)；设计(PH3)对应于集成电路架构的集成电路布局(ICL)；根据集成电路布局制造(PH4)集成电路；使用(S15)第一单元布局(Li1)实现集成电路布局中的第一标准单元；以及使用第二单元布局(Lij)实现集成电路布局中的第二标准单元。本申请用于保护集成电路免受反向工程。