公开(公告)号：CN106935583B

公开(公告)日：2021-07-16

申请号：CN201610881347.0

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN101937916B

公开(公告)日：2012-07-25

申请号：CN201010255093.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/02 ,  H01L23/00 ,  H01L23/528

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。

公开(公告)号：CN109148450A

公开(公告)日：2019-01-04

申请号：CN201810672985.0

申请日：2018-06-26

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  伊藤俊明

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L27/0928 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/0259

Abstract: 本公开涉及半导体器件和制造该半导体器件的方法。根据一个实施例，半导体器件1包括：形成在彼此不同的区域中的浅P阱21、浅N阱22、浅P阱23和浅N阱24、形成在比浅P阱21和浅N阱22深的一部分中的深N阱20、以及基材34，并且还包括：形成在浅P阱21和浅N阱22的在主表面10侧上的一部分中的第一晶体管、和形成在浅P阱23和浅N阱24的在主表面10侧上的一部分中的第二晶体管，其中，按照围绕浅P阱21的区域的外围边缘的方式形成浅N阱22。

公开(公告)号：CN106935583A

公开(公告)日：2017-07-07

申请号：CN201610881347.0

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

CPC classification number: H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08 ,  H01L27/0203

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN119447069A

公开(公告)日：2025-02-14

申请号：CN202410853884.9

申请日：2024-06-28

Applicant: 瑞萨电子株式会社

Inventor： 土屋惠太 ,  仮屋崎修一 ,  坂本和夫

IPC: H01L23/488 ,  H01L23/528

Abstract: 本公开涉及半导体器件。半导体器件的所述性能可以被提高。半导体芯片的多个突出电极包括：多个第一突出电极，被布置在与绝缘层的第一区域重叠的位置处；多个第二突出电极，被布置在与所述绝缘层的第二区域重叠的位置处；以及多个第三突出电极，被布置在与所述绝缘层的第三区域重叠的位置处。所述多个第一突出电极以第一节距布置，所述多个第二突出电极以第二节距布置，并且所述多个第三突出电极以与所述第一节距和所述第二节距中的每个节距不同的第三节距布置。

公开(公告)号：CN109148450B

公开(公告)日：2023-07-18

申请号：CN201810672985.0

申请日：2018-06-26

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  伊藤俊明

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本公开涉及半导体器件和制造该半导体器件的方法。根据一个实施例，半导体器件1包括：形成在彼此不同的区域中的浅P阱21、浅N阱22、浅P阱23和浅N阱24、形成在比浅P阱21和浅N阱22深的一部分中的深N阱20、以及基材34，并且还包括：形成在浅P阱21和浅N阱22的在主表面10侧上的一部分中的第一晶体管、和形成在浅P阱23和浅N阱24的在主表面10侧上的一部分中的第二晶体管，其中，按照围绕浅P阱21的区域的外围边缘的方式形成浅N阱22。

公开(公告)号：CN103066071B

公开(公告)日：2016-11-23

申请号：CN201210407045.1

申请日：2012-10-17

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫 ,  森野直纯 ,  田中一雄 ,  石塚裕康

IPC: H01L27/02

CPC classification number: H01L27/0288 ,  H01L24/06 ,  H01L27/0207 ,  H01L27/0262 ,  H01L27/11898 ,  H01L2027/11875 ,  H01L2224/05554 ,  H03K19/0175 ,  H03K19/08

Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

公开(公告)号：CN101685818B

公开(公告)日：2013-08-28

申请号：CN200910205258.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/04 ,  H01L23/528 ,  H01L23/485

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 本发明的目的在于提供一种能够减小半导体器件的平面尺寸的技术。输入/输出电路形成在半导体衬底上方，接地布线和电源布线通过输入/输出电路上方，且用于键合焊盘的导电层形成在其上方。输入/输出电路由用作保护元件的nMISFET形成区域和pMISFET形成区域中的MISFET元件、电阻元件形成区域中的电阻元件以及二极管元件形成区域中的二极管元件形成。连接到保护元件并置于接地布线和电源布线下方的布线在nMISFET形成区域和pMISFET形成区域之间以及在接地布线和电源布线之间的引出区域中引出，以连接到导电层。

公开(公告)号：CN101937916A

公开(公告)日：2011-01-05

申请号：CN201010255093.4

申请日：2006-11-29

Applicant: 瑞萨电子株式会社

Inventor： 林崇弘 ,  丰岛俊辅 ,  坂本和夫 ,  森野直纯 ,  田中一雄

IPC: H01L27/02 ,  H01L23/00 ,  H01L23/528

CPC classification number: H01L23/49844 ,  H01L23/49811 ,  H01L23/50 ,  H01L23/5226 ,  H01L23/5286 ,  H01L23/53228 ,  H01L23/585 ,  H01L24/05 ,  H01L24/06 ,  H01L24/49 ,  H01L27/0255 ,  H01L27/092 ,  H01L2224/02166 ,  H01L2224/05025 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05124 ,  H01L2224/05624 ,  H01L2224/06102 ,  H01L2224/06133 ,  H01L2224/06143 ,  H01L2224/06153 ,  H01L2224/06163 ,  H01L2224/49105 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/12036 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: 一种半导体设备，包括：半导体芯片；输出电路(11)，在半导体芯片中成行布置，输出电路中的每个包括彼此耦合的第一MISFET(27)和第二MISFET(21)；键合焊盘(4)；布线(M7)，其中的每个布线布置在键合焊盘中的每个之下；导电塞(PG)，其中的每个导电塞布置在键合焊盘中的每个以及布线中的每个之间；接地布线(7)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第一MISFET；以及电源布线(8)，布置在键合焊盘之下，并且耦合至输出电路中的每个的第二MISFET，其中在平面视图中，布线中的每个以及导电塞中的每个位于输出电路中的每个的第一MISFET和第二MISFET之间，以及其中在平面视图中，布线中的每个以及导电塞中的每个位于接地布线和电源布线之间。

公开(公告)号：CN117410258A

公开(公告)日：2024-01-16

申请号：CN202310616062.4

申请日：2023-05-29

Applicant: 瑞萨电子株式会社

Inventor： 坂本和夫

IPC: H01L23/488 ,  H01L21/60

Abstract: 本发明提供具有放大的凸块间距的放置区域，同时在凸块处理中避免底部填充胶空隙生成的风险。凸块的数目没有被改变，但是在中央处的凸块间距在干燥方向上与倒装芯片处理的干燥方向平行布置，并且制作了n行被放大+b(μm)凸块间距的布置区域，并且芯片区域被精细地调整。根据发明，相对于焊料清理之后的干燥空气方向，针对在中央部分中平行于空气产生的最小凸块放大区域，干燥空气的功率没有改变。