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公开(公告)号：CN102969015B
公开(公告)日：2018-03-06
申请号：CN201210309382.7
申请日：2012-08-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/10 , G11C11/4096 , G11C7/06
CPC classification number: G11C11/4091 , G11C7/10 , G11C7/1057 , G11C7/1072 , G11C7/1084 , G11C11/4076 , G11C11/4093 , G11C11/4096
Abstract: 本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部（节点D）的电位将变高。将所述电位输入（负反馈）到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位（负反馈）将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。
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公开(公告)号：CN1855725B
公开(公告)日：2016-01-13
申请号：CN200610066681.7
申请日：2006-04-19
Applicant: 瑞萨电子株式会社
IPC: H03K19/0185 , H01L27/02
CPC classification number: H03K19/018521 , H01L27/0928 , H01L27/105 , H03K3/356113
Abstract: 本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc 18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。
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公开(公告)号：CN103066071A
公开(公告)日：2013-04-24
申请号：CN201210407045.1
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN106935583A
公开(公告)日：2017-07-07
申请号：CN201610881347.0
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/0288 , H01L24/06 , H01L27/0207 , H01L27/0262 , H01L27/11898 , H01L2027/11875 , H01L2224/05554 , H03K19/0175 , H03K19/08 , H01L27/0203
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN102969015A
公开(公告)日：2013-03-13
申请号：CN201210309382.7
申请日：2012-08-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/10 , G11C11/4096 , G11C7/06
CPC classification number: G11C11/4091 , G11C7/10 , G11C7/1057 , G11C7/1072 , G11C7/1084 , G11C11/4076 , G11C11/4093 , G11C11/4096
Abstract: 本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部（节点D）的电位将变高。将所述电位输入（负反馈）到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位（负反馈）将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。
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Patent Agency Ranking
公开(公告)号：CN102054834A
公开(公告)日：2011-05-11
申请号：CN201010521409.X
申请日：2007-12-21
Applicant: 瑞萨电子株式会社
CPC classification number: H01L27/0251 , H01L24/06 , H01L2224/05553 , H01L2924/12036 , H01L2924/13091 , H01L2924/14 , H01L2924/00
Abstract: 本发明目的在于提供一种有利于抵抗EM和ESD的半导体集成电路器件。该器件设置有：多个I/O单元；由在上述I/O单元之上的多个互连层形成的电源线；键合焊盘，形成在电源线的上层中并处于与I/O单元对应的位置；以及引出区域，能够将I/O单元电耦合到键合焊盘。上述电源线包括第一电源线和第二电源线，上述I/O单元包括：耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。由于在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗EM和ESD的鲁棒性。
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公开(公告)号：CN108109649B
公开(公告)日：2021-10-26
申请号：CN201810154403.X
申请日：2012-08-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/10 , G11C11/4076 , G11C11/4091 , G11C11/4093 , G11C11/4096
Abstract: 本发明涉及一种半导体集成电路器件。本发明公开了一种改善差分放大电路输出信号特性的方法。在输入数据信号为“Low”电平时，流经晶体管16的电流I1的电流将会减少，且电阻14和电阻14a的连接部(节点D)的电位将变高。将所述电位输入(负反馈)到晶体管18的栅极而使该栅极电位变高，由此便可调大尾电流量I_TAIL。在输入数据信号为“High”电平时，由于电流I1的电流过多而使节点D的电位下降。因此，晶体管18的栅极电位(负反馈)将下降，而可调小尾电流量I_TAIL。所以，可通过输入波形的上升沿和下降沿来缩短与输出波形之间的延迟时间的差。
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公开(公告)号：CN106935583B
公开(公告)日：2021-07-16
申请号：CN201610881347.0
申请日：2012-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L27/02
Abstract: 本发明提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。
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公开(公告)号：CN105577145A
公开(公告)日：2016-05-11
申请号：CN201510973927.8
申请日：2006-04-19
Applicant: 瑞萨电子株式会社
IPC: H03K3/356 , H03K19/0185 , H01L27/092 , H01L27/105
CPC classification number: H03K19/018521 , H01L27/0928 , H01L27/105 , H03K3/356113
Abstract: 本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc_18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。
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公开(公告)号：CN101710700B
公开(公告)日：2013-04-10
申请号：CN200910261065.0
申请日：2005-10-24
Applicant: 瑞萨电子株式会社
IPC: H02H9/04
CPC classification number: H01L27/0251 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体集成电路，以抑制由诸如电源噪声的相对小的电源波动引起的保护电路中误操作的出现。保护电路具有第一电阻器和电容器、反相器和MOS晶体管，第一电阻器和电容器串联连接在电源线和接地线之间，反相器的输入连接在第一电阻器和电容器之间，MOS晶体管的栅电极接收反相器的输出并且MOS晶体管的漏电极和源电极连接到电源线和接地线。当高电压波动出现在电源线中时，在第一电阻器和电容器之间的连接点处的电平变化根据时间常数而延迟。通过该延迟，接收反相器输出的MOS晶体管暂时导通，且高电压放电到接地线。由于反相器的输出经由第二电阻器下拉至接地线，即使反相器的输出出现不希望的波动，也可以抑制在MOS晶体管的栅极输入中的波动。
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