公开(公告)号：CN108694966A

公开(公告)日：2018-10-23

申请号：CN201810070942.5

申请日：2018-01-24

申请人： 三星电子株式会社

发明人： 李宗勋 ,  赵恩锡 ,  郑羽杓 ,  南尚完 ,  宋仲镐 ,  李在训 ,  洪玧昊

IPC分类号： G11C7/10

CPC分类号： G06F3/061 ,  G06F3/0659 ,  G06F3/0688 ,  G11C7/106 ,  G11C16/0483 ,  G11C16/26 ,  G11C16/32 ,  H01L21/265 ,  H01L27/0207 ,  H01L27/11573 ,  H01L27/11582 ,  G11C7/1057 ,  G11C7/1084

摘要： 非易失性存储器件包括：存储单元阵列区域，其中存储单元竖直地堆叠在衬底上；以及页缓冲器，其中布置了第一页缓冲器和第二页缓冲器。存储单元阵列区域和第一页缓冲器之间的第一距离小于存储单元阵列区域和第二页缓冲器之间的第二距离。第一页缓冲器包括响应于第一控制信号驱动的第一晶体管。第二页缓冲器包括响应于与第一控制信号相对应的第二控制信号驱动的第二晶体管。相对于第一晶体管和第二晶体管的设计约束和工艺约束中的至少一个是不同的。

公开(公告)号：CN108428461A

公开(公告)日：2018-08-21

申请号：CN201710756187.1

申请日：2017-08-29

申请人： 爱思开海力士有限公司

发明人： 黄美显

IPC分类号： G11C7/10

CPC分类号： G11C7/1057 ,  G11C29/08 ,  G11C29/1201

摘要： 可以提供一种数据输出缓冲器。所述数据输出缓冲器可以包括上拉电路，所述上拉电路被配置为通过上拉驱动输出节点来输出上拉反馈信号。所述数据输出缓冲器可以包括上拉驱动器，所述上拉驱动器被配置为通过驱动上拉信号来输出上拉驱动信号，并且基于上拉反馈信号来选择性地激活上拉驱动信号。所述数据输出缓冲器可以包括下拉电路，所述下拉电路被配置为通过基于下拉驱动信号而下拉驱动输出节点来输出下拉反馈信号。所述数据输出缓冲器可以包括下拉驱动器，所述下拉驱动器被配置为通过驱动下拉信号来输出下拉驱动信号，并且基于下拉反馈信号来选择性地激活下拉驱动信号。

公开(公告)号：CN105706168B

公开(公告)日：2018-07-03

申请号：CN201480061437.4

申请日：2014-11-13

申请人： 高通股份有限公司

发明人： H-J·罗 ,  D·全

IPC分类号： G11C7/10 ,  G06F13/16

CPC分类号： G06F1/3275 ,  G06F1/32 ,  G06F1/3253 ,  G06F7/764 ,  G11C7/1006 ,  G11C7/1009 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/4096

摘要： 公开了用于降低存储器I/O功率的系统和方法。一个实施例是一种系统，包括片上系统(SoC)、DRAM存储器设备以及数据掩蔽功率降低模块。所述SoC包括存储器控制器。所述DRAM存储器设备经由多个DQ管脚耦合到所述存储器控制器。所述数据掩蔽功率降低模块包括被配置为在数据掩蔽操作期间将所述DQ管脚驱动到功率节省状态的逻辑单元。

公开(公告)号：CN104715786B

公开(公告)日：2018-05-22

申请号：CN201410782165.9

申请日：2014-12-16

申请人： 联发科技股份有限公司

发明人： 陈尚斌 ,  谢博伟

IPC分类号： G11C7/22 ,  G11C7/10

CPC分类号： G11C7/109 ,  G06F13/1689 ,  G11C5/063 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/022 ,  G11C29/028 ,  H03K19/018557 ,  H04L25/0278 ,  H04L25/0298

摘要： 本发明提供执行电子装置中存储器界面校准的方法以及相关装置。执行电子装置中存储器界面校准的方法应用于电子装置的存储器控制器中，包含有：控制该储器控制器的数字端上的信号以在多个电平之间切换，其中数字端耦接于电子装置的存储器；以及检测该信号，将该信号的逻辑状态校准为与多个电平中的一个电平对应。上述执行电子装置中存储器界面校准的方法以及相关装置能够提高电子装置内部组件的灵活性，并且保证电子装置的性能。

公开(公告)号：CN104956440B

公开(公告)日：2018-05-08

申请号：CN201380057055.X

申请日：2013-11-22

申请人： 英特尔公司

发明人： 詹姆斯·A·麦考尔 ,  库尔吉特·S·贝恩斯

IPC分类号： G11C5/14 ,  G11C7/10

CPC分类号： G06F3/061 ,  G06F3/0659 ,  G06F3/0673 ,  G11C5/147 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/021 ,  G11C29/028

摘要： 用于存储器设备分别基于不同的相应参考电压电平并发地接收和处理信号的技术和机制。在实施例中，存储器设备的输入/输出（I/O）接口包括分别用于对经由总线的对应信号线接收的相应信号进行处理的接收机电路。响应于一个或多个配置命令，第一接收机电路被配置为基于第一参考电压电平对第一信号进行处理，并且第二接收机电路被配置为基于第二参考电压电平对第二信号进行处理。在另一个实施例中，存储器控制器基于分别与总线的不同的相应信号线相对应的电压摆动特性的评估来向这样的存储器设备发送一个或多个配置命令。

公开(公告)号：CN107888180A

公开(公告)日：2018-04-06

申请号：CN201610867804.0

申请日：2016-09-30

申请人： 扬智科技股份有限公司

发明人： 林裕翔

IPC分类号： H03K19/0175 ,  G06F15/78

CPC分类号： H03H7/38 ,  G11C7/10 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/4093 ,  G11C2207/2254 ,  H03K19/0005 ,  H03K19/017509 ,  G06F15/7807

摘要： 本发明提出一种系统芯片及其终端阻抗元件的校正方法。系统芯片包括焊垫、第一终端阻抗元件以及校正电路。焊垫耦接至外部的动态随机存取存储器芯片，其中动态随机存取存储器芯片包含经校正终端阻抗元件。第一终端阻抗元件耦接于该焊垫。校正电路耦接至第一终端阻抗元件的控制端，以控制第一终端阻抗元件的阻值。于初始化期间，校正电路利用经校正终端阻抗元件的阻值来校正第一终端阻抗元件的阻值。

公开(公告)号：CN107767901A

公开(公告)日：2018-03-06

申请号：CN201710718768.6

申请日：2017-08-21

申请人： 三星电子株式会社

发明人： 申丞濬 ,  吴台荣

IPC分类号： G11C7/12 ,  G11C8/08 ,  G11C7/04

CPC分类号： G11C7/22 ,  G11C7/04 ,  G11C7/06 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1084 ,  G11C7/12 ,  G11C7/18 ,  G11C7/20 ,  G11C8/08 ,  G11C8/10 ,  G11C8/14 ,  G11C29/00 ,  G11C29/025 ,  G11C29/028

摘要： 示例性实施例包括半导体装置及操作和控制半导体装置的方法。所述半导体装置包括：存储器单元阵列，包括连接在多条字线与多条位线之间的多个存储器单元；行解码器，用于接收行地址并选择与行地址对应的字线；列解码器，用于接收列地址并选择与列地址对应的位线；读出放大器，用于读取存储在连接到所选字线和所选位线的存储器单元中的数据；以及数据输出驱动器。所述方法包括：设定用于驱动器控制码的校准码，以控制数据输出驱动器的初始电流强度；并且在用于存储器单元阵列的读取或写入操作期间，改变校准码以改变驱动器控制码。

公开(公告)号：CN103377713B

公开(公告)日：2018-01-02

申请号：CN201210445118.6

申请日：2012-11-08

申请人： 爱思开海力士有限公司

发明人： 全炳得

IPC分类号： G11C29/56

CPC分类号： G11C29/00 ,  G11C7/1057 ,  G11C8/12 ,  G11C11/40 ,  G11C29/1201 ,  G11C29/26 ,  G11C2029/2602

摘要： 本发明提供一种半导体器件和包括半导体器件的半导体系统，所述半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括全局线、MUX单元、选择单元和输出单元。全局线传送储存在存储器单元中的数据。MUX单元接收加载在全局线上的数据以输出测试数据。选择单元插入在两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据。输出单元耦接至全局线，并且被配置成在正常模式下输出数据，以及在测试模式下基于与存储芯片有关的信息而将从连接至选择单元的两个或更多个全局线中的任一个接收的测试数据输出至I/O焊盘。

公开(公告)号：CN104050134B

公开(公告)日：2017-11-17

申请号：CN201310741673.8

申请日：2013-12-27

申请人： 辉达公司

发明人： 威廉·J·达利 ,  约翰·W·波尔顿 ,  托马斯·黑斯廷斯·格里尔三世

IPC分类号： G06F13/42

CPC分类号： G11C11/4096 ,  G11C7/1057 ,  G11C7/1069

摘要： 提供了多相接地参考单端信令。一种系统，包括控制电路和第一、第二以及第三接地参考单端信令（GRS）驱动器电路，其每个耦连到输出信号。控制电路配置为生成第一、第二以及第三控制信号集，其每个是基于时钟信号的各自的相位的。每个GRS驱动器电路配置为在时钟信号的至少一个相位期间基于各自的控制信号集来预充电电容器以存储电荷，以及在时钟信号的各自的相位期间通过将电荷放电来驱动相对于接地网络的输出信号。

公开(公告)号：CN107305781A

公开(公告)日：2017-10-31

申请号：CN201710256656.3

申请日：2017-04-19

申请人： 爱德斯托科技有限公司

发明人： G·英特拉特

IPC分类号： G11C7/10

CPC分类号： G06F3/0611 ,  G06F3/0656 ,  G06F3/0659 ,  G06F12/0215 ,  G06F12/0246 ,  G06F12/0868 ,  G06F2212/1024 ,  G06F2212/7203 ,  G11C7/1057 ,  G11C7/1084

摘要： 具有用于缩短读取延迟的多个读取缓冲器的存储器装置。一种存储器装置包括：存储器阵列，其被设置成存储数据行；接口，其接收第一读取命令，该第一读取命令从起始字节起按连续寻址顺序请求多个字节的数据；高速缓存存储器，其具有存储包括起始字节的第一数据行的第一缓冲器和存储第二数据行的第二缓冲器，第一数据行和第二数据行来自高速缓存存储器或存储器阵列；输出电路，其从第一缓冲器读取数据，并顺序输出从第一数据行的起始字节到最高寻址字节的各字节；以及从第二缓冲器读取数据，并从第二数据行的最低寻址字节起顺序输出各字节，直到所请求字节的数据被输出为止，以执行第一读取命令，第一和第二缓冲器的内容保持在高速缓存存储器中。