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公开(公告)号：CN105702298A
公开(公告)日：2016-06-22
申请号：CN201410683123.X
申请日：2014-11-24
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C29/08
摘要： 一种半导体器件包括：第一数据输入/输出单元，在测试模式中响应于将第一数据选通信号移位所产生的第一移位数据选通信号而将第一内部输入数据储存在第一单元块中；第二数据输入/输出单元，在测试模式中响应于将第二数据选通信号移位所产生的第二移位数据选通信号而将第二内部输入数据储存在第二单元块中；以及连接器，在测试模式中将第一数据输入/输出单元电耦接至第二数据输入/输出单元。
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公开(公告)号：CN111863115B
公开(公告)日：2024-04-19
申请号：CN201911299299.4
申请日：2019-12-17
申请人： 爱思开海力士有限公司
IPC分类号： G11C29/56
摘要： 一种存储系统包括：代表性存储器件，其直接输出代表性数据选通信号；至少一个非代表性存储器件，其通过所述代表性存储器件输出非代表性数据选通信号；以及控制器，其产生与所述代表性数据选通信号同步的内部延迟时钟信号。所述控制器通过使用所述内部延迟时钟信号作为参考信号来输出限定延迟时间的测试模式码。所述至少一个非代表性存储器件调整所述非代表性数据选通信号的相位，以使得所述非代表性数据选通信号具有与所述测试模式码相对应的延迟时间。
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公开(公告)号：CN104733007B
公开(公告)日：2019-05-07
申请号：CN201410060407.3
申请日：2014-02-21
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C7/10
摘要： 半导体器件包括第一数据输入/输出I/O部分、第二数据I/O部分以及连接部分，第一数据I/O部分适用于同步于测试数据选通信号或第一数据选通信号而将通过第一焊盘输入至第一数据I/O部分的数据储存在第一单元块中，并且适用于将存储在第一单元块中的数据输出至第一焊盘，第二数据I/O部分适用于同步于测试数据选通信号或第二数据选通信号而将通过第二焊盘输入至第二数据I/O部分的数据储存在第二单元块中，并且适用于将储存在第二单元块中的数据输出至第二焊盘，连接部分适用于在测试模式下将第一焊盘和第二焊盘彼此电连接。还提供了相关的半导体系统。
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公开(公告)号：CN105702298B
公开(公告)日：2020-12-08
申请号：CN201410683123.X
申请日：2014-11-24
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C29/08
摘要： 一种半导体器件包括：第一数据输入/输出单元，在测试模式中响应于将第一数据选通信号移位所产生的第一移位数据选通信号而将第一内部输入数据储存在第一单元块中；第二数据输入/输出单元，在测试模式中响应于将第二数据选通信号移位所产生的第二移位数据选通信号而将第二内部输入数据储存在第二单元块中；以及连接器，在测试模式中将第一数据输入/输出单元电耦接至第二数据输入/输出单元。
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公开(公告)号：CN103377713B
公开(公告)日：2018-01-02
申请号：CN201210445118.6
申请日：2012-11-08
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C29/56
CPC分类号： G11C29/00 , G11C7/1057 , G11C8/12 , G11C11/40 , G11C29/1201 , G11C29/26 , G11C2029/2602
摘要： 本发明提供一种半导体器件和包括半导体器件的半导体系统，所述半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括全局线、MUX单元、选择单元和输出单元。全局线传送储存在存储器单元中的数据。MUX单元接收加载在全局线上的数据以输出测试数据。选择单元插入在两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据。输出单元耦接至全局线，并且被配置成在正常模式下输出数据，以及在测试模式下基于与存储芯片有关的信息而将从连接至选择单元的两个或更多个全局线中的任一个接收的测试数据输出至I/O焊盘。
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公开(公告)号：CN111863115A
公开(公告)日：2020-10-30
申请号：CN201911299299.4
申请日：2019-12-17
申请人： 爱思开海力士有限公司
IPC分类号： G11C29/56
摘要： 一种存储系统包括：代表性存储器件，其直接输出代表性数据选通信号；至少一个非代表性存储器件，其通过所述代表性存储器件输出非代表性数据选通信号；以及控制器，其产生与所述代表性数据选通信号同步的内部延迟时钟信号。所述控制器通过使用所述内部延迟时钟信号作为参考信号来输出限定延迟时间的测试模式码。所述至少一个非代表性存储器件调整所述非代表性数据选通信号的相位，以使得所述非代表性数据选通信号具有与所述测试模式码相对应的延迟时间。
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公开(公告)号：CN104733007A
公开(公告)日：2015-06-24
申请号：CN201410060407.3
申请日：2014-02-21
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C7/10
CPC分类号： G11C29/1201 , G11C29/12015
摘要： 半导体器件包括第一数据输入/输出I/O部分、第二数据I/O部分以及连接部分，第一数据I/O部分适用于同步于测试数据选通信号或第一数据选通信号而将通过第一焊盘输入至第一数据I/O部分的数据储存在第一单元块中，并且适用于将存储在第一单元块中的数据输出至第一焊盘，第二数据I/O部分适用于同步于测试数据选通信号或第二数据选通信号而将通过第二焊盘输入至第二数据I/O部分的数据储存在第二单元块中，并且适用于将储存在第二单元块中的数据输出至第二焊盘，连接部分适用于在测试模式下将第一焊盘和第二焊盘彼此电连接。还提供了相关的半导体系统。
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公开(公告)号：CN103996411A
公开(公告)日：2014-08-20
申请号：CN201310412411.7
申请日：2013-09-11
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C11/406
CPC分类号： G11C11/402 , G11C11/40611
摘要： 一种半导体存储系统包括：半导体存储器，所述半导体存储器被配置成：将多个刷新特性信息提供给外部电路，以及响应于多个自动刷新命令来执行自动刷新操作；以及存储器控制器，所述存储器控制器被配置成：将根据多个刷新特性信息而产生的多个自动刷新命令提供给半导体存储器。
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公开(公告)号：CN103377713A
公开(公告)日：2013-10-30
申请号：CN201210445118.6
申请日：2012-11-08
申请人： 爱思开海力士有限公司
发明人： 全炳得
IPC分类号： G11C29/56
CPC分类号： G11C29/00 , G11C7/1057 , G11C8/12 , G11C11/40 , G11C29/1201 , G11C29/26 , G11C2029/2602
摘要： 本发明提供一种半导体器件和包括半导体器件的半导体系统，所述半导体器件包括电耦接的两个或更多个存储芯片。存储芯片中的每个包括全局线、MUX单元、选择单元和输出单元。全局线传送储存在存储器单元中的数据。MUX单元接收加载在全局线上的数据以输出测试数据。选择单元插入在两个或更多个全局线中，并且被配置成在测试模式下输出测试数据而不输出加载在两个或更多个全局线上的数据。输出单元耦接至全局线，并且被配置成在正常模式下输出数据，以及在测试模式下基于与存储芯片有关的信息而将从连接至选择单元的两个或更多个全局线中的任一个接收的测试数据输出至I/O焊盘。
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