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公开(公告)号：CN105900085B
公开(公告)日：2019-08-09
申请号：CN201480070692.5
申请日：2014-12-18
申请人： 井上克己
发明人： 井上克己
CPC分类号： G06F16/90339 , G06F16/00 , G10L15/28 , G11C7/1006 , G11C15/00 , G11C15/04 , G11C15/043
摘要： CPU不擅长对存储器上的信息进行搜索的处理，而擅长对信息进行搜索的相联存储器(CAM)难以构建能够应对大数据的大容量的存储器。通过在一般的存储器中加入电路规模极小的1比特并行逻辑运算器，从而使大容量存储器变身为具有与相联存储器(CAM)匹敌的信息检索能力的能动型的存储器，通过该存储器，能够实现完全并行检索的超高速内存数据库。
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公开(公告)号：CN102160120B
公开(公告)日：2019-05-31
申请号：CN200980132723.4
申请日：2009-06-30
申请人： LSI公司
CPC分类号： G11C16/3427 , G06F11/1072 , G11C5/00 , G11C7/02 , G11C7/1006 , G11C11/5628 , G11C11/5642 , G11C16/10 , G11C16/3418
摘要： 提供了使用调制编码减轻单元间干扰的方法和设备。在闪存存储器的编程期间，执行如下的调制编码，该调制编码选择用于对闪存存储器编程的一个或更多个电平，以使得利用违反一个或更多个预先定义的标准的值对闪存存储器中的减少数量的单元编程。在闪存存储器的读取期间，执行如下的调制解码，该调制解码分配一个或更多个电平给闪存存储器中的单元，使得利用违反一个或更多个预先定义的标准的值读取闪存存储器中的减少数量的单元。预先定义的标准可以例如基于以下中的一个或更多个：由编程的单元所引起的干扰的量；编程的单元的电压偏移；由编程的单元存储的电压；通过编程的单元的电流改变的量；和通过编程的单元的电流的量。
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公开(公告)号：CN109690681A
公开(公告)日：2019-04-26
申请号：CN201680086236.9
申请日：2016-06-24
申请人： 华为技术有限公司
IPC分类号： G11C16/06
CPC分类号： G06F3/0631 , G06F3/0604 , G06F3/0608 , G06F3/0626 , G06F3/0658 , G06F3/0679 , G06F12/023 , G06F12/0246 , G06F2212/401 , G06F2212/7204 , G11C7/1006 , G11C16/06 , G11C16/10
摘要： 一种处理数据的方法、存储装置、固态硬盘和存储系统，该方法应用于SSD中，包括：SSD从控制器接收写请求，写请求中携带待写入数据；SSD对待写入数据进行压缩，得到压缩数据；SSD存储压缩数据；SSD向控制器发送第一反馈信息，第一反馈信息指示SSD存储了压缩数据之后的剩余容量。通过将压缩功能从控制器下移至SSD中，降低了控制器的计算压力。
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公开(公告)号：CN109559777A
公开(公告)日：2019-04-02
申请号：CN201810968801.5
申请日：2018-08-23
申请人： 三星电子株式会社
发明人： 郑凤吉
CPC分类号： G11C16/26 , G06F11/1008 , G06F11/1068 , G11C7/1006 , G11C7/106 , G11C11/5642 , G11C16/04 , G11C16/08 , G11C16/10 , G11C16/32 , G11C2211/5642 , G11C16/3404 , G11C16/24
摘要： 一种非易失性存储装置包括多个存储单元和页面缓冲器，所述页面缓冲器包括多个页面缓冲单元，每个页面缓冲单元通过多条位线中的一条位线连接到多个存储单元，并且被配置为基于多个存储单元的数据状态生成输出数据。所述多个页面缓冲单元中的第一页面缓冲单元包括第一锁存器至第四锁存器，第一锁存器至第三锁存器通过使感测节点的电压电平演变分别在第一时间点至第三时间点锁存第一读取数据至第三读取数据，第四锁存器基于第二读取数据和第三读取数据生成第四读取数据。第一页面缓冲单元被配置为根据是否可以对第一读取数据进行纠错，来选择性地将第四读取数据作为输出数据输出。
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公开(公告)号：CN109471591A
公开(公告)日：2019-03-15
申请号：CN201810916178.9
申请日：2018-08-13
申请人： 三星电子株式会社
IPC分类号： G06F3/06
CPC分类号： G11C7/1006 , G06F13/1668 , G11C7/22 , G11C8/18 , G11C29/022 , G11C29/023 , G11C29/028 , G11C2207/2254 , G06F3/0679 , G06F3/0611 , G06F3/0658
摘要： 公开了存储设备。该存储设备包括：非易失性存储器设备，其基于数据选通信号和数据信号接收写入数据，并基于数据选通信号和数据信号输出读取数据；以及控制器，执行用于训练非易失性存储器设备以对准数据信号和数据选通信号的训练操作。该控制器检测用于训练操作的数据信号的窗口的左边缘。控制器通过使用数据信号的检测到的左边缘和单位间隔长度信息来确定窗口的中心，或者通过使用检测到的左边缘和单位间隔长度信息来确定用于检测窗口的右边缘的检测操作的起点。
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公开(公告)号：CN108701473A
公开(公告)日：2018-10-23
申请号：CN201780011785.4
申请日：2017-02-13
申请人： 美光科技公司
CPC分类号： G06F3/0647 , G06F3/061 , G06F3/0625 , G06F3/0685 , G11C7/1006 , G11C7/1072 , G11C11/4076 , G11C11/4091 , G11C11/4097 , G11C2207/2236 , G11C2207/2245
摘要： 本发明包含用于数据移动的设备及方法。一种实例性设备包含存储器装置，其包含存储器单元的多个子阵列及耦合到所述多个子阵列的感测电路。所述感测电路包含感测放大器及计算组件。所述存储器装置还包含多个子阵列控制器。所述多个子阵列控制器中的每一子阵列控制器耦合到所述多个子阵列中的相应子阵列，且经配置以指示针对存储在所述多个子阵列中的所述相应子阵列中的数据来执行运算。所述存储器装置经配置以将对应于针对存储在所述多个子阵列中的第一子阵列中的数据的运算的结果的数据值移动到所述多个子阵列中的第二子阵列中的存储器单元。
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公开(公告)号：CN108701099A
公开(公告)日：2018-10-23
申请号：CN201780013577.8
申请日：2017-03-03
申请人： 高通股份有限公司
CPC分类号： G06F1/3275 , G06F1/3225 , G06F12/06 , G06F13/1668 , G06F13/1673 , G06F13/4234 , G11C7/1006 , G11C2207/102 , Y02D10/13 , Y02D10/14 , Y02D10/151
摘要： 公开了用于存储器系统的功率节省技术具体而言，本公开的示例性方面构想了利用可能存在于存储器元件内的模式以及消除重复数据传输。具体地，如果数据是重复的，则取代重复地发送相同数据，可以用指令来仅单次发送数据，这些指令使得数据在接收端处被复制以将数据恢复到其原始重复状态。通过减小主机与存储器元件之间所传输的数据量，功耗被降低。
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公开(公告)号：CN105637588B
公开(公告)日：2018-08-21
申请号：CN201480057046.5
申请日：2014-10-16
申请人： 桑迪士克科技有限责任公司
发明人： 戈皮纳特·巴拉克里希南
CPC分类号： G11C16/107 , G06F12/0246 , G06F2212/7208 , G11C7/1006 , G11C13/0069 , G11C2013/0076 , G11C2013/0088 , G11C2213/71
摘要： 一种非易失性存储器利用多个编程循环来将成单位的数据例如数据的逻辑页写入非易失性存储器阵列。在写入之前评估用户数据以确定是否可以跳过对盘位地址的编程。确定是否可以跳过对盘位组的初始集合的编程。如果不可以跳过盘位组，则系统确定该盘位组是否包括可以跳过的单独的盘位。将盘位重组成新的盘位组，以减少在编程期间BAD循环的数量。提供了针对盘位组中的多个盘位的独立的列寻址。在列地址循环期间，向盘位提供分离的列地址，以在每个盘位中选择不同列来进行编程。通过在单个列地址循环期间对多个列地址同时进行编程，系统可以跳过针对一些列地址循环的编程。
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公开(公告)号：CN103632709B
公开(公告)日：2018-06-01
申请号：CN201310027791.2
申请日：2013-01-24
申请人： 爱思开海力士有限公司
发明人： 金珍儿
IPC分类号： G11C11/4063
CPC分类号： G11C7/1084 , G11C7/02 , G11C7/1006 , G11C7/106 , G11C7/1069 , G11C7/1078 , G11C7/1096 , G11C7/22 , G11C11/4096
摘要： 本发明公开了一种半导体存储器件，所述半导体存储器件包括（部分地）：第一数据I/O块和第二数据I/O块。在写入操作期间，第一数据I/O块将经由第一焊盘供应的输入数据传送第一全局I/O线，并且还产生写入内部信号。第二数据I/O块响应于监控使能信号而将写入内部信号传送到第二焊盘。在读取操作期间，第一数据I/O块将数据从第一全局I/O线供应到第一焊盘，并且还产生读取内部信号。第二数据I/O块响应于监控使能信号而将读取内部信号传送到第二焊盘。
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公开(公告)号：CN108009100A
公开(公告)日：2018-05-08
申请号：CN201711056941.7
申请日：2017-10-27
申请人： 三星电子株式会社
IPC分类号： G06F12/0866 , G11C7/10 , G11C8/06
CPC分类号： G11C29/789 , G06F11/1068 , G06F11/1072 , G11C5/025 , G11C7/1006 , G11C7/1009 , G11C16/10 , G11C16/12 , G11C16/16 , G11C16/26 , G11C16/32 , G11C16/344 , G11C2211/5642 , G06F12/0866 , G11C7/1057 , G11C8/06
摘要： 非易失性存储器件包括：存储单元阵列，包括第一平面至第四平面；页缓冲电路，包括分别与第一平面至第四平面连接的第一页缓冲单元至第四页缓冲单元；输入/输出电路，包括与第一页缓冲单元至第四页缓冲单元连接的第一输入/输出单元和与第二页缓冲单元和第四页缓冲单元连接的第二输入/输出单元；以及控制逻辑，控制输入/输出电路在第一读取模式下通过第一输入/输出单元从第一页缓冲单元至第四页缓冲单元中的一个输出第一数据，并且在第二读取模式下通过第一输入/输出单元从第一页缓冲单元和第三页缓冲单元中的一个输出第二数据，通过第二输入/输出单元从第二页缓冲单元和第四页缓冲单元中的一个输出第三数据。
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