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公开(公告)号：CN119768915A
公开(公告)日：2025-04-04
申请号：CN202380060121.2
申请日：2023-07-19
Applicant: 高通股份有限公司
IPC: H01L23/498 , H01L23/538 , H10D80/30 , H01L25/00
Abstract: 一种封装，包括第一金属化部分、通过第一多个焊柱互连耦合到该第一金属化部分的第一集成器件、以及位于该第一集成器件与该第一金属化部分之间的第一芯粒。该第一芯粒通过第一多个焊柱间互连耦合到该第一集成器件。该第一芯粒可以包括有源芯粒。该第一芯粒可以包括无源芯粒。
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公开(公告)号：CN119053953A
公开(公告)日：2024-11-29
申请号：CN202380032678.5
申请日：2023-03-29
Applicant: 高通股份有限公司
Abstract: 公开了用于存储器系统的自适应数据编码的系统和方法。在一方面，存储器总线用基于未决数据事务周期性地计算簇中心的更灵活的编码方案来代替数据总线反转编码技术。动态簇中心与异或(XOR)函数一起使用，以尽量减小通过存储器总线传送的消耗功率的位的数量。例如，在一些标准中，传送一涉及状态转变并且消耗功率。在其他标准中，传送零涉及状态转变并且消耗功率。本公开适用于这两种情况。通过尽量减少通过该存储器总线传送的消耗功率的位，功率消耗得以减少。
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公开(公告)号：CN115516428A
公开(公告)日：2022-12-23
申请号：CN202180033362.9
申请日：2021-05-03
Applicant: 高通股份有限公司
IPC: G06F11/10
Abstract: 提出了用于系统错误校正码功能的方法和装置。该装置包括存储器，该存储器被配置为经由至少一个数据连接和至少一个非数据连接与主机通信。该存储器包括存储器阵列。该存储器阵列包括第一部分和第二部分。该存储器还被配置为在第一模式中，在该存储器阵列的该第一部分和该第二部分中存储数据和输出数据。该第一部分可由第一地址寻址，并且该第二部分可由第二地址寻址。该存储器还被配置为在第二模式中，经由该至少一个非数据连接从该主机接收该数据的ECC，将该数据存储在该存储器阵列的该第一部分中，并且基于该第一地址将该数据的该ECC存储在该存储器阵列的该第二部分中。
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公开(公告)号：CN108701099A
公开(公告)日：2018-10-23
申请号：CN201780013577.8
申请日：2017-03-03
Applicant: 高通股份有限公司
CPC classification number: G06F1/3275 , G06F1/3225 , G06F12/06 , G06F13/1668 , G06F13/1673 , G06F13/4234 , G11C7/1006 , G11C2207/102 , Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 公开了用于存储器系统的功率节省技术具体而言，本公开的示例性方面构想了利用可能存在于存储器元件内的模式以及消除重复数据传输。具体地，如果数据是重复的，则取代重复地发送相同数据，可以用指令来仅单次发送数据，这些指令使得数据在接收端处被复制以将数据恢复到其原始重复状态。通过减小主机与存储器元件之间所传输的数据量，功耗被降低。
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公开(公告)号：CN106134073B
公开(公告)日：2018-04-24
申请号：CN201580016005.6
申请日：2015-03-06
Applicant: 高通股份有限公司
CPC classification number: H03K3/35613 , H03F3/45475 , H03F2200/291 , H03F2203/45081 , H03F2203/45084
Abstract: 一种共模电压电平移位电路，包括：被配置成接收具有第一共模电压的差分信号的输入节点；耦合在这些输入节点与相应的输出节点对之间的分流电容器对；包括这些输出节点的、通过这些分流电容器耦合至该差分信号的阈值电压电路，该阈值电压电路被配置成提供针对这些输出节点处的差分信号的第二共模电压；以及根据第一共模电压的电平来控制的电流源，该电流源耦合至这些输出节点以影响第二共模电压。
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Patent Agency Ranking
公开(公告)号：CN105190757B
公开(公告)日：2017-08-22
申请号：CN201480014106.5
申请日：2014-03-12
Applicant: 高通股份有限公司
IPC: G11C11/4076 , G06F17/50 , H01L27/108
CPC classification number: G11C7/22 , G06F3/061 , G06F3/0611 , G06F3/0629 , G06F12/00 , G06F17/5031 , G11C11/4076 , G11C29/023 , G11C29/50012 , G11C2029/0409 , G11C2207/2254
Abstract: 一种特定方法包括在存储器设备处从处理器接收第一存储器访问请求。该方法还包括基于存储器设备的定时参数来处理第一存储器访问请求。该方法进一步包括在存储器设备处从处理器接收第二存储器访问请求。该方法还包括基于由第一存储器访问请求和第二存储器访问请求所标识的地址来修改存储器设备的定时参数以产生经修改定时参数。该方法进一步包括基于经修改定时参数来处理第二存储器访问请求。
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公开(公告)号：CN103444085B
公开(公告)日：2016-07-27
申请号：CN201280014691.X
申请日：2012-02-16
Applicant: 高通股份有限公司
CPC classification number: H04L12/12 , H04L1/0001 , H04L1/0036 , H04L25/02 , H04W52/0209 , Y02D70/00
Abstract: 一种系统包括从第一集成电路（IC）到第二IC的第一SerDes链路以及从所述第二IC到第一IC的第二链路。调整所述第一链路的电路中的功耗设置以控制功耗，以使得所述第一链路的比特误码率维持在一个范围内，其中，所述范围的下限基本上大于零。调整对于所述第二链路的电路中的功耗设置以控制功耗，以使得所述第二链路的比特误码率维持在一个范围内，其中，所述范围的下限基本上大于零。在一个示例中，所述第二IC中的电路检测所述第一链路中的误差并且经由所述第二链路将其报告回来。所述第一IC使用报告的信息来确定对于所述第一链路的比特误码率。
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公开(公告)号：CN105009095A
公开(公告)日：2015-10-28
申请号：CN201480013145.3
申请日：2014-03-13
Applicant: 高通股份有限公司
IPC: G06F12/08
CPC classification number: G06F12/0802 , G06F12/08 , G06F12/0846 , G06F12/0851 , G06F12/0893 , G06F2212/1028 , G06F2212/2024 , G06F2212/205 , G06F2212/225 , G11C11/005 , G11C11/1659 , G11C13/0002 , G11C13/004 , G11C13/0069 , G11C14/0081 , G11C2207/2245 , Y02D10/13
Abstract: 混合高速缓存包括静态随机存取存储器(SRAM)部分和电阻性随机存取存储器部分。混合高速缓存的高速缓存线被配置成包括SRAM宏和电阻性随机存取存储器宏两者。混合高速缓存被配置成使得在每个高速缓存访问循环中SRAM宏在电阻性随机存储器宏之前被访问。在SRAM宏被访问时，较慢的电阻性随机存取存储器达到数据访问就绪状态。
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公开(公告)号：CN118339540A
公开(公告)日：2024-07-12
申请号：CN202280076752.9
申请日：2022-11-09
Applicant: 高通股份有限公司
Inventor： J·徐
Abstract: 公开了一种具有改进的带宽的混合存储器系统。在一个方面，提供了相对于JEDEC低功率双倍数据率版本5(LPDDR5)标准增加带宽的存储器系统。这种改进可能通过将数据导线计数从十六增加到二十四来实现。任选地，可通过将时钟频率从第一值增加到第二值来进一步改进该带宽。这允许该混合存储器系统提供改进的带宽，而不会有仅使引脚计数加倍或使时钟速度加倍而引起的复杂情况。此外，提供了针对引脚计数和引脚布局定制的译码技术。
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公开(公告)号：CN118335127A
公开(公告)日：2024-07-12
申请号：CN202410485992.5
申请日：2021-12-06
Applicant: 高通股份有限公司
IPC: G11C5/14 , G06F1/3234
Abstract: 本公开的各实施例涉及使用双输入输出电压源的低功率存储器系统。各种实施例包括一种计算设备存储器系统，该计算设备存储器系统具有存储器设备、通信连接到存储器设备的存储器物理层、电连接到存储器设备和存储器物理层的第一输入/输出(IO)电压源、以及电连接到存储器设备和存储器物理层的第二IO电压源，其中存储器设备和物理层被配置为使用3电平脉冲幅度调制(PAM)IO方案来传送存储器事务的数据。
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