公开(公告)号：CN104716140B

公开(公告)日：2018-01-26

申请号：CN201410060158.8

申请日：2014-02-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖宏仁 ,  陈蓉萱 ,  田倩绮 ,  吴经纬 ,  蔡睿哲 ,  郑宏正 ,  王中兴

IPC: H01L27/11

CPC classification number: H01L23/50 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53204 ,  H01L27/0203 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。

公开(公告)号：CN102737975B

公开(公告)日：2015-06-10

申请号：CN201110310542.5

申请日：2011-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈蓉萱 ,  陈炎辉 ,  田丽钧 ,  廖宏仁

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/32139 ,  H01L21/76816

Abstract: 一种形成集成电路的方法包括：在栅电极线的上方形成掩模层，其中，栅电极线位于半导体衬底的阱区域的上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极线的这部分。本发明还公开了一种与有源区重叠的POLY切口的布局。

公开(公告)号：CN113937063A

公开(公告)日：2022-01-14

申请号：CN202110245909.3

申请日：2021-03-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧有呈 ,  胡智翔 ,  王茹毓 ,  陈蓉萱 ,  江庭玮

IPC: H01L21/8244 ,  H01L27/11

Abstract: 一种半导体器件包含至少一个存储器单元和至少一个逻辑单元。该至少一个逻辑单元紧邻至少一个存储器单元设置且包含多个鳍。该多个鳍分为用于形成晶体管的多个鳍组。多个鳍组的两个相邻组之间的距离不同于多个鳍组的另两个相邻组之间的距离。本发明还公开了一种制造集成电路的方法。

公开(公告)号：CN107039069B

公开(公告)日：2020-09-04

申请号：CN201611245437.7

申请日：2016-12-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赛尔·普特·辛格 ,  陈蓉萱 ,  陈炎辉 ,  维那希·加德 ,  应大元

IPC: G11C11/418 ,  G11C11/419 ,  G11C7/10 ,  G11C8/16 ,  G11C5/06

Abstract: 本发明实施例提供一种半导体存储器装置。存储器单元阵列以行和列布置，且包括第一子阵列和第二子阵列。第一对互补位线CBL沿着列从所述阵列的第一侧延伸，且终止于所述第一与第二子阵列之间。第二对CBL从所述阵列的所述第一侧沿着所述列延伸到所述阵列的第二侧。所述第二对CBL中的CBL在所述第一与第二子阵列之间具有阶梯式轮廓。第三对CBL和第四对CBL沿着所述列延伸。所述第一和第三对CBL电耦合到所述第一子阵列中的存储器单元，且所述第二和第四对CBL电耦合到所述第二子阵列中的存储器单元。

公开(公告)号：CN104282324A

公开(公告)日：2015-01-14

申请号：CN201410281766.1

申请日：2014-06-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈炎辉 ,  田倩绮 ,  林高正 ,  陈蓉萱

IPC: G11C7/06

CPC classification number: G11C7/065 ,  G11C11/419 ,  H01L21/20 ,  H01L21/2003 ,  H01L21/28008 ,  H01L21/823431 ,  H01L21/823475 ,  H01L23/528 ,  H01L23/552 ,  H01L27/0207 ,  H01L27/0296 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1104 ,  H01L29/0649

Abstract: 本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。

公开(公告)号：CN102339639B

公开(公告)日：2014-01-01

申请号：CN201010538947.X

申请日：2010-11-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧有呈 ,  郑宏正 ,  陆崇基 ,  李政宏 ,  陈蓉萱 ,  田丽钧

IPC: G11C11/413

CPC classification number: G11C8/10 ,  G11C11/413

Abstract: 本发明提供一种字符线译码器、内存装置与其电路布局的布置方法。字符线译码器包含驱动电路、字符线、主要输入线、次要输入线、区域译码线、译码线与丛集译码线。在此布置方法中，首先提供驱动器丛集，其包含驱动电路，每一驱动电路的输出是提供字符线中的相应字符线。接着，分别提供第一和第二译码信号于第一和第二译码线，第一译码线是用以选择驱动器丛集中的一者，而第二译码线是用以在被选出的驱动器丛集中，选择驱动电路的一者。然后，提供以第一方向来排列的输入线。接着，提供区域译码线，其是透过输入线的相应一者来耦接至相应驱动器丛集的驱动电路。然后，提供以第一方向来排列的第三译码线，其是耦接至相应区域译码线以及第一译码线的一者。

公开(公告)号：CN102637689A

公开(公告)日：2012-08-15

申请号：CN201210030368.3

申请日：2012-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑宏正 ,  李明怡 ,  潘国华 ,  陈蓉萱 ,  田丽钧 ,  李政宏 ,  廖宏仁

IPC: H01L27/11

CPC classification number: G11C5/06 ,  G11C5/147 ,  G11C5/148 ,  G11C11/417

Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。

公开(公告)号：CN113314528A

公开(公告)日：2021-08-27

申请号：CN202011249564.0

申请日：2020-11-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陆则宪 ,  江庭玮 ,  苏品岱 ,  陈蓉萱 ,  李慧文

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种半导体器件，包括：第一多栅极场效应晶体管(FET)，设置在衬底上方，所述第一多栅极FET包括第一有源区；以及第二多栅极FET，设置在第一多栅极FET上方，第二多栅极FET包括第二有源区。沿着垂直于衬底的竖直方向，第一有源区和第二有源区不完全投影。本发明的实施例还提供了一种用于形成半导体器件的方法。

公开(公告)号：CN104716140A

公开(公告)日：2015-06-17

申请号：CN201410060158.8

申请日：2014-02-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖宏仁 ,  陈蓉萱 ,  田倩绮 ,  吴经纬 ,  蔡睿哲 ,  郑宏正 ,  王中兴

IPC: H01L27/11

CPC classification number: H01L23/50 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53204 ,  H01L27/0203 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。

公开(公告)号：CN102738065A

公开(公告)日：2012-10-17

申请号：CN201110232185.5

申请日：2011-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 潘显裕 ,  陈蓉萱 ,  周绍禹 ,  陈炎辉 ,  廖宏仁

IPC: H01L21/768 ,  H01L23/528 ,  H01L27/02

CPC classification number: H01L27/1116 ,  H01L21/768 ,  H01L27/0207 ,  H01L27/11 ,  H01L2027/11887

Abstract: 一种用于形成字线解码器器件和具有字线解码器单元的其他器件的方法和布局，提供了使用非DPL光刻操作形成金属互连层，并且提供了使用下部金属层或中部金属层或者相邻引线材料缝合设置在末端的晶体管。可以将晶体管设置在纵向配置的字线解码器或者其他单元中或者附近，并且使用金属或引线材料连接的引线降低了晶体管之间的栅极电阻并且避免了RC信号延迟。本发明还公开了一种用于在半导体器件中形成器件单元的布局方案和方法。