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公开(公告)号：CN119767708A
公开(公告)日：2025-04-04
申请号：CN202411379718.6
申请日：2024-09-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 实施例包括混合互补场效应晶体管和单极晶体管及其形成方法。在实施例中，一种半导体结构包括：第一半导体纳米结构；第二半导体纳米结构；第一隔离结构，插入在第一半导体纳米结构和第二半导体纳米结构之间；第一源极/漏极区域，从第一半导体纳米结构的端部横向延伸，第一源极/漏极区域具有第一导电类型；第二源极/漏极区域，从第二半导体纳米结构的端部横向延伸，第二源极/漏极区域具有第一导电类型，第二源极/漏极区域与第一源极/漏极区域垂直对齐；以及第一栅极结构，围绕第一半导体纳米结构和第二半导体纳米结构。本发明的实施例还提供了形成半导体结构的方法。
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公开(公告)号：CN118038910A
公开(公告)日：2024-05-14
申请号：CN202410115356.3
申请日：2024-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器单元，包括第一、第二、第三和第四晶体管、第一和第二反相器以及第一和第二字线。第一反相器耦合到第一和第三晶体管。第二反相器耦合到第一反相器以及第一和第三晶体管。第一字线被配置为提供第一字线信号，位于衬底前侧上方的第一金属层上，并且耦合到第一和第三晶体管。第二字线被配置为提供第二字线信号，并且位于与衬底的前侧相反的衬底的背侧下方的第二金属层上，并且耦合到第二晶体管和第四晶体管。至少第一、第二、第三或第四晶体管在衬底的前侧上。本申请的实施例还公开了一种存储器单元阵列以及制造集成电路的方法。
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公开(公告)号：CN113257295B
公开(公告)日：2024-04-12
申请号：CN202110178972.X
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供用于存储器电路的系统和方法，该存储器电路包括响应于位线信号线和位线条信号线且被配置为存储数据位的位单元。预充电电路被配置为在读取操作之前对位线和位线条信号线之一进行充电，其中预充电电路包括第一预充电组件和第二预充电组件，第一和第二预充电组件可单独控制以对位线和位线条信号线充电。本发明的实施例还涉及存储器电路及控制多级预充电电路的方法。
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公开(公告)号：CN118159024A
公开(公告)日：2024-06-07
申请号：CN202410178575.6
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B20/25 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 一种双端口存储器单元，包括第一、第二、第三和第四通过门晶体管，以及第一和第二字线。第一通过门晶体管包括在第一层级上的第一栅极。第二通过门晶体管包括在低于第一层级的第二层级上的第二栅极。第三通过门晶体管包括在第一层级上的第三栅极。第四通过门晶体管包括在第二层级上的第四栅极。第一字线在衬底前侧上方的第一金属层上，并且耦合到对应于双端口存储器单元的第一端口的第一和第三通过门晶体管。第二字线在衬底的背侧下方的第二金属层上，并且耦合到对应于双端口存储器单元的第二端口的第二和第四通过门晶体管。本申请的实施例还公开了一种一种制造双端口存储器单元的方法。
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公开(公告)号：CN109215720B
公开(公告)日：2021-03-30
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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Patent Agency Ranking
公开(公告)号：CN109215720A
公开(公告)日：2019-01-15
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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公开(公告)号：CN104282324A
公开(公告)日：2015-01-14
申请号：CN201410281766.1
申请日：2014-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/06
CPC classification number: G11C7/065 , G11C11/419 , H01L21/20 , H01L21/2003 , H01L21/28008 , H01L21/823431 , H01L21/823475 , H01L23/528 , H01L23/552 , H01L27/0207 , H01L27/0296 , H01L27/0886 , H01L27/0924 , H01L27/1104 , H01L29/0649
Abstract: 本发明提供了用于FinFET技术的感测放大器布局。感测放大器(SA)包括具有定义氧化(OD)区的半导体衬底、SA感测器件对、SA使能器件和用于携带感测放大器使能(SAE)信号的SAE信号线。该SA感测器件对具有与SA使能器件相等的多晶硅栅长度Lg，并且它们都共享相同的OD区。当激活时，SAE信号使SA使能器件导通以使SA感测器件对中的一个进行放电，以用于从感测放大器感测数据。
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公开(公告)号：CN119028396A
公开(公告)日：2024-11-26
申请号：CN202411051979.5
申请日：2024-08-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/408 , G11C11/4094 , G11C11/418 , G11C11/419
Abstract: 一种存储器电路包括阵列和多个电压控制电路，阵列包括跨过多个列布置的多个存储器单元，多个电压控制电路中的每个可操作地耦接到多个列中的对应列的存储器单元。多个电压控制电路中的每个包括第一部分和第二部分，第一部分被配置为在电源电压耦接到对应列的存储器单元时提供第一电压降，第二部分被配置为在电源电压耦接到对应列的存储器单元时提供第二电压降。第一电压降基本上小于第二电压降。本申请的实施例还提供了操作存储器电路的方法。
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公开(公告)号：CN118317594A
公开(公告)日：2024-07-09
申请号：CN202410300661.X
申请日：2024-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , H01L23/528 , H01L27/092 , H01L27/02
Abstract: 一种集成电路(IC)器件，包括多个存储器区段。每个存储器区段包括多个存储器单元，以及电耦合到多个存储器单元并布置在IC器件的第一侧上的局部位线。IC器件还包括全局位线，全局位线电耦合到多个存储器区段，并且布置在IC器件的第二侧上。第二侧在集成电路器件的厚度方向上与第一侧相对。本申请的实施例还提供了存储器单元和操作存储器器件的方法。
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公开(公告)号：CN118042818A
公开(公告)日：2024-05-14
申请号：CN202410084650.2
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B10/00 , G11C5/06 , G11C8/14 , G11C11/417 , G11C11/418
Abstract: 一种集成电路(IC)器件包括存储器阵列，存储器阵列包括多个存储器单元，第一字线，位于所述存储器阵列上方并且电耦接到所述多个存储器单元之中的至少一个第一存储器单元，以及第二字线，位于所述存储器阵列下方并且电耦接到所述多个存储器单元之中的至少一个第二存储器单元。所述多个存储器单元之中的每个存储器单元包括互补场效应晶体管(CFET)器件。本申请的实施例还涉及一种形成集成电路器件的方法。
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