公开(公告)号：CN118354615A

公开(公告)日：2024-07-16

申请号：CN202410310693.8

申请日：2024-03-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林建呈 ,  吴尚霖 ,  钟彥麟 ,  锺嘉哲

IPC: H10B80/00 ,  G11C11/40

Abstract: 一种集成电路器件包括位于衬底前侧处的具有第一类型的沟道的第一晶体管和具有第二类型的沟道的第二晶体管。第一晶体管堆叠在第二晶体管上方。该集成电路器件还包括连接至第一晶体管的源极端子的电源线。第一晶体管具有被配置为接收控制信号的栅极端子，并且具有连接至第二晶体管的栅极端子和漏极端子两者的漏极端子。该集成电路器件还包括连接至第二晶体管的源极端子的存储器电源线、以及被配置为从存储器电源线接收电源电压的存储器电路。本申请的实施例还提供了形成集成电路器件的方法。

公开(公告)号：CN119028396A

公开(公告)日：2024-11-26

申请号：CN202411051979.5

申请日：2024-08-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林高正 ,  陈炎辉 ,  詹伟闵 ,  藤原英弘 ,  吴威震 ,  李培源 ,  林建呈 ,  吴尚霖

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/418 ,  G11C11/419

Abstract: 一种存储器电路包括阵列和多个电压控制电路，阵列包括跨过多个列布置的多个存储器单元，多个电压控制电路中的每个可操作地耦接到多个列中的对应列的存储器单元。多个电压控制电路中的每个包括第一部分和第二部分，第一部分被配置为在电源电压耦接到对应列的存储器单元时提供第一电压降，第二部分被配置为在电源电压耦接到对应列的存储器单元时提供第二电压降。第一电压降基本上小于第二电压降。本申请的实施例还提供了操作存储器电路的方法。

公开(公告)号：CN118317594A

公开(公告)日：2024-07-09

申请号：CN202410300661.X

申请日：2024-03-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 钟彥麟 ,  林高正 ,  吴威震 ,  李培源 ,  林建呈 ,  周群策 ,  黄千辉 ,  涂咏甯 ,  吴尚霖 ,  锺嘉哲 ,  洪佳琪 ,  詹伟闵 ,  陈炎辉

IPC: H10B10/00 ,  H01L23/528 ,  H01L27/092 ,  H01L27/02

Abstract: 一种集成电路(IC)器件，包括多个存储器区段。每个存储器区段包括多个存储器单元，以及电耦合到多个存储器单元并布置在IC器件的第一侧上的局部位线。IC器件还包括全局位线，全局位线电耦合到多个存储器区段，并且布置在IC器件的第二侧上。第二侧在集成电路器件的厚度方向上与第一侧相对。本申请的实施例还提供了存储器单元和操作存储器器件的方法。