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公开(公告)号：CN118553288A
公开(公告)日：2024-08-27
申请号：CN202410469419.5
申请日：2024-04-18
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑吉夫·库马尔·甄恩 , 阿图尔·卡多奇
Abstract: 提供了一种向局部时钟驱动器提供多个时钟信号的存储器电路的系统和方法。时钟信号中的一个可以比另一个更快，因此，局部时钟驱动器的至少一个晶体管可以提前导通，以改善较慢时钟信号的上升沿、下降沿或两个边沿的延迟。局部时钟驱动器可以包括电连接到NAND门的第一晶体管和电连接到NOR门的第二晶体管。作为附加的、更快的时钟信号的结果，可以实现减少存储器电路中的时钟到字线的时间。本申请的实施例还提供了存储器电路、存储器电路中的局部时钟驱动器和向存储器电路的存储器库提供时钟信号的方法。
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公开(公告)号：CN113129945B
公开(公告)日：2024-07-26
申请号：CN202011610663.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件包括存储器阵列，该存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的至少一个存储器单元列。比较器电路包括预计算电路和可操作地连接到该预计算电路的输出的选择电路。预计算电路用于预计算比较操作以生成第一预计算信号和第二预计算信号。选择电路用于从存储器单元列中的存储器单元接收第一单元数据信号。至少基于第一单元数据信号，选择电路选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。本发明的实施例还涉及存储器系统、电子器件以及操作存储器器件的方法。
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公开(公告)号：CN110660430A
公开(公告)日：2020-01-07
申请号：CN201910573125.6
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4097
Abstract: 一种存储器装置包括具有局部位线的存储器单元。第一输入/输出电路耦合到所述局部位线且被配置成将局部输入/输出信号输出到全局位线。第二输入/输出电路耦合到所述全局位线且被配置成输出全局输入/输出信号。锁存电路被配置成响应于所述局部位线上的数据信号而锁存所述局部输入/输出信号。
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公开(公告)号：CN112581998B
公开(公告)日：2024-07-12
申请号：CN202011050736.1
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 赛赫尔·普列特·辛格
IPC: G11C11/41 , G11C11/413 , G11C11/416
Abstract: 本发明的实施例涉及一种存储器器件，包括存储器存储体，存储器存储体包括连接到本地位线和字线的存储器单元。第一本地数据锁存器连接到本地位线并且具有配置为接收第一本地时钟信号的使能端。字线锁存器配置为锁存字线选择信号并且具有配置为接收第二本地时钟信号的使能端。第一全局数据锁存器，通过全局位线连接到第一本地数据锁存器，第一全局数据锁存器具有配置为接收全局时钟信号的使能端。全局地址锁存器连接到字线锁存器并且具有配置为接收全局时钟信号的使能端。存储体选择锁存器配置为锁存存储体选择信号并且具有配置为接收第二本地时钟信号的使能端。本发明的实施例还涉及用于操作存储器器件的方法。
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公开(公告)号：CN116580737A
公开(公告)日：2023-08-11
申请号：CN202310412432.2
申请日：2023-04-18
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 谢尔吉·罗曼诺夫斯基
IPC: G11C11/413
Abstract: 本发明的实施例描述了用于字线延迟联锁电路的系统和器件。器件包括第一逻辑门、联锁电路和延迟电路。第一逻辑门被配置为接收复位信号。联锁电路与第一逻辑门的输出端连接，并被配置为产生第一信号并且选择性地操作第一逻辑门。延时电路连接至联锁电路的输出端，并且被配置为从联锁电路接收第一信号且延迟第一信号以产生反馈给联锁电路的时钟脉宽信号。响应于复位信号改变逻辑状态，第一逻辑门的选择性操作防止复位信号的变化边沿被传送到延迟电路。本发明的实施例还公开了一种生成时钟脉宽信号的方法。
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Patent Agency Ranking
公开(公告)号：CN116153377A
公开(公告)日：2023-05-23
申请号：CN202210989748.3
申请日：2022-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/12
Abstract: 在本公开的一些方面中，公开了一种存储器件。在一些方面中，存储器件包括布置成阵列的多个存储器单元、连接到多个存储器单元以从每个存储器单元输出数据信号的输入/输出(I/O)接口、以及控制电路。在一些实施例中，控制电路包括第一时钟发生器，用于根据输入时钟信号和芯片使能(CE)信号生成第一时钟信号和第二时钟信号，并将第一时钟信号提供给多个存储器单元。在一些实施例中，控制电路包括第二时钟发生器，用于根据输入时钟信号和DFT(可测试性设计)使能信号生成第三时钟信号。在一些实施例中，控制电路根据第二时钟信号或第三时钟信号生成输出时钟信号。本申请的实施例还提供了控制电路及其操作方法。
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公开(公告)号：CN115223609A
公开(公告)日：2022-10-21
申请号：CN202210375151.X
申请日：2022-04-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇
Abstract: 提供了存储器时钟驱动器、存储器器件和操作存储器器件、存储器时钟驱动器的方法。存储器器件包含跨越存储器单元行的阵列彼此相对地设置的两个存储时钟驱动器。存储器时钟驱动器包含解码器，其解码对应于一个或多个存储器单元行的地址。解码器被配置为解码地址以向对应的存储器单元行提供多个字线信号。存储器器件还包括行选择电路，其接收行选择地址并激活相应的存储器单元行。存储器器件包括在局部和全局层级控制存储器单元阵列的控制电路，并且包括I/O模块以向存储器器件的不同部分发送信号并将存储器器件集成到外部器件中。
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公开(公告)号：CN113808632A
公开(公告)日：2021-12-17
申请号：CN202110920274.2
申请日：2021-08-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑吉夫·库马尔·甄恩 , 赛赫尔·普列特·辛格 , 阿图尔·卡多奇
Abstract: 提供存储器电路以及控制存储器阵列的唤醒操作的方法。存储器电路可以包括具有多个存储器单元的存储器阵列、第一逻辑电路、第一开关电路、第一锁存器电路和第二开关电路。第一逻辑电路为多个存储器单元中的第一存储器单元生成第一位线预充电信号，响应于睡眠信号生成第一位线预充电信号。第一开关电路响应于第一位线预充电信号向第一存储器单元的一个或多个位线供电。第一锁存器电路接收睡眠信号和第一位线预充电信号并生成延迟的睡眠信号。第二逻辑电路为多个存储器单元中的第二存储器单元生成第二位线预充电信号，响应于延迟的睡眠信号元生成第二位线预充电信号。第二开关电路响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
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公开(公告)号：CN116153365A
公开(公告)日：2023-05-23
申请号：CN202210926943.1
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 赛赫尔·普列特·辛格
Abstract: 本申请的实施例提供了存储器电路及其操作方法。存储器电路包括被配置为储存数据的存储器单元组，以及耦接到全局位线和存储器单元组的局部输入输出(LIO)电路。LIO电路包括感测放大器、驱动器电路和助推电路。感测放大器被配置为至少响应于感测放大器信号感测第一信号。第一信号对应于储存在存储器单元组中的数据的值。驱动器电路被配置为至少响应于第一信号或反相的第一信号生成全局位线信号。助推电路耦接到驱动器电路和全局位线，并且被配置为响应于延迟的全局位线信号调整全局位线信号。
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公开(公告)号：CN116110444A
公开(公告)日：2023-05-12
申请号：CN202210921532.3
申请日：2022-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C7/12 , G11C7/18 , G11C11/4094 , G11C11/4097 , G11C11/419 , H01L23/50
Abstract: 本发明的实施例提供了一种半导体器件包括存储体。存储体包括数目为N的多个存储阵列和局部控制电路。每个存储阵列均包括多个位单元，被配置为存储信息位并且连接在多条位线和多条互补位线之间。局部控制电路被配置为一次对最多N‑1个存储阵列的位线和互补位线进行预充电。本发明的实施例还公开了一种操作半导体器件的方法。
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