-
公开(公告)号：CN109427391B
公开(公告)日：2022-09-20
申请号：CN201810934636.1
申请日：2018-08-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赛赫尔·普列特·辛格 , 陈炎辉 , 廖宏仁
IPC: G11C11/419
Abstract: 一种半导体存储器件包括布置为多行和多列的存储器单元阵列，其中，每个存储器单元包括多个位单元晶体管。半导体存储器件还包括多个写入辅助电路，包括位于存储器单元阵列的每列内的一个或多个写入辅助电路，每个写入辅助电路配置为向同一列内的存储器单元提供核心电压并且在写入操作期间降低核心电压。存储器单元阵列和多个写入辅助电路具有共同的半导体布局。本发明的实施例还提供了用于半导体存储器件的写入辅助电路和半导体存储器件的控制方法。
-
公开(公告)号：CN109427391A
公开(公告)日：2019-03-05
申请号：CN201810934636.1
申请日：2018-08-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 赛赫尔·普列特·辛格 , 陈炎辉 , 廖宏仁
IPC: G11C11/419
Abstract: 一种半导体存储器件包括布置为多行和多列的存储器单元阵列，其中，每个存储器单元包括多个位单元晶体管。半导体存储器件还包括多个写入辅助电路，包括位于存储器单元阵列的每列内的一个或多个写入辅助电路，每个写入辅助电路配置为向同一列内的存储器单元提供核心电压并且在写入操作期间降低核心电压。存储器单元阵列和多个写入辅助电路具有共同的半导体布局。本发明的实施例还提供了用于半导体存储器件的写入辅助电路和半导体存储器件的控制方法。
-
公开(公告)号：CN113808632B
公开(公告)日：2024-04-02
申请号：CN202110920274.2
申请日：2021-08-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑吉夫·库马尔·甄恩 , 赛赫尔·普列特·辛格 , 阿图尔·卡多奇
Abstract: 提供存储器电路以及控制存储器阵列的唤醒操作的方法。存储器电路可以包括具有多个存储器单元的存储器阵列、第一逻辑电路、第一开关电路、第一锁存器电路和第二开关电路。第一逻辑电路为多个存储器单元中的第一存储器单元生成第一位线预充电信号，响应于睡眠信号生成第一位线预充电信号。第一开关电路响应于第一位线预充电信号向第一存储器单元的一个或多个位线供电。第一锁存器电路接收睡眠信号和第一位线预充电信号并生成延迟的睡眠信号。第二逻辑电路为多个存储器单元中的第二存储器单元生成第二位线预充电信号，响应于延迟的睡眠信号元生成第二位线预充电信号。第二开关电路响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
-
公开(公告)号：CN109427387B
公开(公告)日：2021-07-13
申请号：CN201810995756.2
申请日：2018-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/414
Abstract: 本发明的实施例提供了存储阵列。存储阵列包括沿着第一方向排列的单元列和在单元列上方沿着第一方向延伸的位线。该单元列包括一组存储单元和一组带单元。位线包括第一导体和第二导体。第一导体沿着第一方向延伸并且位于第一导电层中。第二导体沿着第一方向延伸并且位于不同于第一导电层的第二导电层中。
-
公开(公告)号：CN116153365A
公开(公告)日：2023-05-23
申请号：CN202210926943.1
申请日：2022-08-03
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 赛赫尔·普列特·辛格
Abstract: 本申请的实施例提供了存储器电路及其操作方法。存储器电路包括被配置为储存数据的存储器单元组，以及耦接到全局位线和存储器单元组的局部输入输出(LIO)电路。LIO电路包括感测放大器、驱动器电路和助推电路。感测放大器被配置为至少响应于感测放大器信号感测第一信号。第一信号对应于储存在存储器单元组中的数据的值。驱动器电路被配置为至少响应于第一信号或反相的第一信号生成全局位线信号。助推电路耦接到驱动器电路和全局位线，并且被配置为响应于延迟的全局位线信号调整全局位线信号。
-
Patent Agency Ranking
公开(公告)号：CN115376585A
公开(公告)日：2022-11-22
申请号：CN202210869640.0
申请日：2022-07-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 辛达誉 , 赛赫尔·普列特·辛格 , 阿图尔·卡多奇
Abstract: 本申请的实施例提供了半导体器件及操作时钟发生器的方法。半导体器件包括存储器体以及第一和第二时钟发生器。第一时钟发生器包括被配置为接收外部时钟信号的第一晶体管。第一时钟发生器被配置为生成基于外部时钟信号并且控制对存储器体的写入和读取的全局时钟信号。第二时钟发生器包括被配置为接收外部时钟信号的第一晶体管。第二时钟发生器被配置为生成基于外部时钟信号并且控制从存储器体读取的流水线操作的流水线时钟信号。还公开了操作第一和第二时钟发生器的方法。
-
公开(公告)号：CN112581998B
公开(公告)日：2024-07-12
申请号：CN202011050736.1
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 赛赫尔·普列特·辛格
IPC: G11C11/41 , G11C11/413 , G11C11/416
Abstract: 本发明的实施例涉及一种存储器器件，包括存储器存储体，存储器存储体包括连接到本地位线和字线的存储器单元。第一本地数据锁存器连接到本地位线并且具有配置为接收第一本地时钟信号的使能端。字线锁存器配置为锁存字线选择信号并且具有配置为接收第二本地时钟信号的使能端。第一全局数据锁存器，通过全局位线连接到第一本地数据锁存器，第一全局数据锁存器具有配置为接收全局时钟信号的使能端。全局地址锁存器连接到字线锁存器并且具有配置为接收全局时钟信号的使能端。存储体选择锁存器配置为锁存存储体选择信号并且具有配置为接收第二本地时钟信号的使能端。本发明的实施例还涉及用于操作存储器器件的方法。
-
公开(公告)号：CN113808632A
公开(公告)日：2021-12-17
申请号：CN202110920274.2
申请日：2021-08-11
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑吉夫·库马尔·甄恩 , 赛赫尔·普列特·辛格 , 阿图尔·卡多奇
Abstract: 提供存储器电路以及控制存储器阵列的唤醒操作的方法。存储器电路可以包括具有多个存储器单元的存储器阵列、第一逻辑电路、第一开关电路、第一锁存器电路和第二开关电路。第一逻辑电路为多个存储器单元中的第一存储器单元生成第一位线预充电信号，响应于睡眠信号生成第一位线预充电信号。第一开关电路响应于第一位线预充电信号向第一存储器单元的一个或多个位线供电。第一锁存器电路接收睡眠信号和第一位线预充电信号并生成延迟的睡眠信号。第二逻辑电路为多个存储器单元中的第二存储器单元生成第二位线预充电信号，响应于延迟的睡眠信号元生成第二位线预充电信号。第二开关电路响应于第二位线预充电信号向第二存储器单元的一个或多个位线供电。
-
公开(公告)号：CN110660443B
公开(公告)日：2021-08-17
申请号：CN201910573698.9
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C16/34
Abstract: 公开了读辅助电路，读辅助电路包括分压器电路和多个写入线驱动器电路。分压器电路配置为将电源电压分压并且在所述分压器电路的输出处的源极写入线电压提供给多个写入线驱动器电路。每个写入线驱动器电路配置为接收源极写入线电压，并根据控制每个写入线驱动器电路的相应的独立使能信号选择性地将源极写入线电压应用于相应的写入线。本发明实施例还涉及一种存储器系统以及一种在读取操作期间将读辅助提供给多个存储器单元的方法。
-
公开(公告)号：CN112581998A
公开(公告)日：2021-03-30
申请号：CN202011050736.1
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 阿图尔·卡多奇 , 赛赫尔·普列特·辛格
IPC: G11C11/41 , G11C11/413 , G11C11/416
Abstract: 本发明的实施例涉及一种存储器器件，包括存储器存储体，存储器存储体包括连接到本地位线和字线的存储器单元。第一本地数据锁存器连接到本地位线并且具有配置为接收第一本地时钟信号的使能端。字线锁存器配置为锁存字线选择信号并且具有配置为接收第二本地时钟信号的使能端。第一全局数据锁存器，通过全局位线连接到第一本地数据锁存器，第一全局数据锁存器具有配置为接收全局时钟信号的使能端。全局地址锁存器连接到字线锁存器并且具有配置为接收全局时钟信号的使能端。存储体选择锁存器配置为锁存存储体选择信号并且具有配置为接收第二本地时钟信号的使能端。本发明的实施例还涉及用于操作存储器器件的方法。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.154 seconds)
