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公开(公告)号：CN113129945B
公开(公告)日：2024-07-26
申请号：CN202011610663.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件包括存储器阵列，该存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的至少一个存储器单元列。比较器电路包括预计算电路和可操作地连接到该预计算电路的输出的选择电路。预计算电路用于预计算比较操作以生成第一预计算信号和第二预计算信号。选择电路用于从存储器单元列中的存储器单元接收第一单元数据信号。至少基于第一单元数据信号，选择电路选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。本发明的实施例还涉及存储器系统、电子器件以及操作存储器器件的方法。
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公开(公告)号：CN110729009A
公开(公告)日：2020-01-24
申请号：CN201910491969.6
申请日：2019-06-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑吉夫·库马尔·甄恩 , 辛达誉
IPC: G11C11/417 , G11C5/14
Abstract: 一种记忆体装置，包含记忆体单元阵列、多个周边电路以及电力控制电路。周边电路可操作地连结至记忆体单元阵列。电力控制电路用以控制电力应用个别至周边电路中的每个及记忆体单元阵列。
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公开(公告)号：CN118072785A
公开(公告)日：2024-05-24
申请号：CN202410014313.6
申请日：2024-01-04
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4076
Abstract: 提供了用于时钟生成电路的电路和方法，所述时钟生成电路包括第一晶体管、第二晶体管和驱动电路，所述第一晶体管的栅极连接到时钟信号，所述第二晶体管并联连接到所述第一晶体管，所述驱动电路耦合到所述第二晶体管并且包括输入和输出，其中，所述驱动电路的输入连接到所述时钟信号，所述驱动电路的输出连接到第二晶体管的栅极，并且所述驱动器被配置为减小时钟信号的偏斜。本申请的实施例还涉及时钟生成电路、存储器器件及生成内部时钟信号的方法。
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公开(公告)号：CN116153377A
公开(公告)日：2023-05-23
申请号：CN202210989748.3
申请日：2022-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/12
Abstract: 在本公开的一些方面中，公开了一种存储器件。在一些方面中，存储器件包括布置成阵列的多个存储器单元、连接到多个存储器单元以从每个存储器单元输出数据信号的输入/输出(I/O)接口、以及控制电路。在一些实施例中，控制电路包括第一时钟发生器，用于根据输入时钟信号和芯片使能(CE)信号生成第一时钟信号和第二时钟信号，并将第一时钟信号提供给多个存储器单元。在一些实施例中，控制电路包括第二时钟发生器，用于根据输入时钟信号和DFT(可测试性设计)使能信号生成第三时钟信号。在一些实施例中，控制电路根据第二时钟信号或第三时钟信号生成输出时钟信号。本申请的实施例还提供了控制电路及其操作方法。
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Patent Agency Ranking
公开(公告)号：CN115482846A
公开(公告)日：2022-12-16
申请号：CN202211241894.4
申请日：2016-12-07
Applicant: 台湾积体电路制造股份有限公司
Inventor： 辛达誉
IPC: G11C7/10 , G11C11/419
Abstract: 公开一种包括存储单元和写辅助电路的器件。存储单元包括第一反相器以及与第一反相器交叉耦合的第二反相器。写辅助电路连接至存储单元。在存储单元的写操作期间，写辅助电路经配置通过偏置电压差调节提供给第一反相器或第二反相器的操作电压的电压水平。本发明还提供一种方法。
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公开(公告)号：CN115376585A
公开(公告)日：2022-11-22
申请号：CN202210869640.0
申请日：2022-07-22
Applicant: 台湾积体电路制造股份有限公司
Inventor： 辛达誉 , 赛赫尔·普列特·辛格 , 阿图尔·卡多奇
Abstract: 本申请的实施例提供了半导体器件及操作时钟发生器的方法。半导体器件包括存储器体以及第一和第二时钟发生器。第一时钟发生器包括被配置为接收外部时钟信号的第一晶体管。第一时钟发生器被配置为生成基于外部时钟信号并且控制对存储器体的写入和读取的全局时钟信号。第二时钟发生器包括被配置为接收外部时钟信号的第一晶体管。第二时钟发生器被配置为生成基于外部时钟信号并且控制从存储器体读取的流水线操作的流水线时钟信号。还公开了操作第一和第二时钟发生器的方法。
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公开(公告)号：CN113129945A
公开(公告)日：2021-07-16
申请号：CN202011610663.7
申请日：2020-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件包括存储器阵列，该存储器阵列包括一个或多个存储器单元行和一个或多个存储器单元列。比较器电路可操作地连接到一个或多个存储器单元列中的至少一个存储器单元列。比较器电路包括预计算电路和可操作地连接到该预计算电路的输出的选择电路。预计算电路用于预计算比较操作以生成第一预计算信号和第二预计算信号。选择电路用于从存储器单元列中的存储器单元接收第一单元数据信号。至少基于第一单元数据信号，选择电路选择第一预计算信号或第二预计算信号以作为从存储器单元读取的信号从比较器电路输出。本发明的实施例还涉及存储器系统、电子器件以及操作存储器器件的方法。
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公开(公告)号：CN107017013A
公开(公告)日：2017-08-04
申请号：CN201611114381.1
申请日：2016-12-07
Applicant: 台湾积体电路制造股份有限公司
Inventor： 辛达誉
IPC: G11C7/10 , G11C11/419
CPC classification number: G11C11/419 , G11C7/1084
Abstract: 公开一种包括存储单元和写辅助电路的器件。存储单元包括第一反相器以及与第一反相器交叉耦合的第二反相器。写辅助电路连接至存储单元。在存储单元的写操作期间，写辅助电路经配置通过偏置电压差调节提供给第一反相器或第二反相器的操作电压的电压水平。本发明还提供一种方法。
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公开(公告)号：CN219716476U
公开(公告)日：2023-09-19
申请号：CN202223316279.3
申请日：2022-12-09
Applicant: 台湾积体电路制造股份有限公司
Inventor： 辛达誉
Abstract: 本实用新型提供一种存储器装置。存储器装置包括一或多个存储器单元、管线、第一脉冲产生器以及第二脉冲产生器。管线耦合至所述一或多个存储器单元。第一脉冲产生器耦合至一或多个存储器单元。第一脉冲产生器用于基于第一延迟频率信号而产生存储器频率信号以对一或多个存储器单元进行控制。第一延迟频率信号相对于频率信号而延迟。第二脉冲产生器用于基于第二延迟频率信号及存储器频率信号而产生管线频率信号以自一或多个存储器单元经由管线而提供数据。第二延迟频率信号相对于频率信号而延迟。
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