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公开(公告)号：CN118645140A
公开(公告)日：2024-09-13
申请号：CN202410074076.2
申请日：2024-01-18
申请人： 旺宏电子股份有限公司
摘要： 本发明提供用于管理读取时间的半导体装置、系统及其中的方法。于一方面，半导体装置包括存储器阵列用于储存数据，及电路耦接至存储器阵列用于从存储器阵列读取被储存的数据。电路用于：根据读取指令获得要被读取的目标数据的起始地址，确定起始地址位于多个地址群组的第一地址群组中，各地址群组关联于各自的读取速度，以及根据起始地址位于第一地址群组中，从存储器阵列读取出目标数据。
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公开(公告)号：CN118302814A
公开(公告)日：2024-07-05
申请号：CN202380014600.0
申请日：2023-05-03
申请人： 闪迪技术有限公司
摘要： 一种用于编程非易失性存储器结构的存储器阵列的方法，该存储器包括MLC NAND型存储器单元的群体，其中该方法包括施加：(1)对存储器阵列的一个或多个位线的禁止条件，以及(2)对存储器阵列的一个或多个位线的零电压条件，使得存储器阵列的不到一半的邻近位线经历禁止条件与零电压条件之间的电压摆动。
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公开(公告)号：CN110870009B
公开(公告)日：2024-05-07
申请号：CN201880045517.9
申请日：2018-07-30
申请人： 美光科技公司
摘要： 本申请案涉及一种用以垂直对准多电平单元的方法。本发明描述用于改进多电平信号的电平之间的均匀性的方法、系统及装置。本文中提供用以统一使用多电平信令传输的数据之间的垂直对准的技术。此多电平信令可经配置以在存储器控制器的单个时钟循环期间捕获所传输数据。多电平信令方案的实例可为脉冲振幅调制PAM。所述多电平信号的每一独有符号可经配置以表示多个数据位。
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公开(公告)号：CN111899779B
公开(公告)日：2024-03-19
申请号：CN202010603333.9
申请日：2016-03-03
申请人： 爱思开海力士有限公司
发明人： 李映勋
IPC分类号： G11C16/10 , G11C16/14 , G11C16/34 , G11C7/04 , G06F3/06 , G11C16/16 , G11C16/24 , G11C11/56 , G11C16/04 , G11C16/26 , G11C16/08 , G11C16/32
摘要： 本申请提供了一种半导体存储器件的擦除操作方法，所述方法包括：施加第一擦除控制电压给包括多个存储单元的存储单元阵列的字线；施加设定擦除电压给存储单元阵列的源极线；施加第二擦除控制电压给字线；以及继续施加正常擦除电压给源极线。
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公开(公告)号：CN116705112A
公开(公告)日：2023-09-05
申请号：CN202310807799.4
申请日：2023-07-03
申请人： 无锡中微亿芯有限公司
摘要： 本申请公开了一种FPGA中的可编程逻辑单元，涉及FPGA领域，该可编程逻辑单元以二选一选择器作为基本设计单元，采用COOL的方式利用开关将不同的二选一选择器实现可编程的组合，从而使用任意组合逻辑与寄存器比来实现任意逻辑电路，可以编程配置形成时序电路中的各种核心单元以及常见的各种逻辑功能，功能丰富、性能优异，有利于改善FPGA的功能和性能，且这种本质特性使其在精细粒度上接近基本的ASIC单元，从而允许类似ASIC的基于单元的映射器应用它们所有的优化潜力。
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公开(公告)号：CN111462803B
公开(公告)日：2023-08-04
申请号：CN201911190777.8
申请日：2019-11-28
申请人： 爱思开海力士有限公司
发明人： 赵显哲
摘要： 提供一种存储装置和该存储装置的操作方法。本公开涉及一种操作存储器装置的方法，该存储器装置包括存储器单元阵列、电压发生器和控制逻辑。电压发生器被配置成升高电源电压。控制逻辑被配置成基于经升高的电源电压和参考电压来存储时间。参考电压是用于对存储器单元阵列执行操作的电压电平。
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公开(公告)号：CN116457886A
公开(公告)日：2023-07-18
申请号：CN202080107127.7
申请日：2020-12-18
申请人： 华为技术有限公司
IPC分类号： G11C16/32
摘要： 一种读写控制器、存储器及电子设备，用以提高存储器的写入灵活性。其中，读写控制器包括时钟产生电路、多状态写电路、行译码电路和列译码电路，时钟产生电路为多状态写电路提供第一时钟信号，为行译码电路和列译码电路提供第二时钟信号。通过为多状态写电路配置单独的工作时钟，使得读写控制器能根据当前的工艺偏差灵活配置多状态写电路当前的工作时钟，这不仅有助于提高多状态写操作的灵活性，还能通过调节多状态写电路当前的工作时钟使写入操作更加匹配当前的工艺偏差，提高读写控制器应对不同工艺偏差的能力。且，多状态写电路还能在第一时钟信号的一个时钟周期内向存储阵列写入至少两个状态，因此还有助于提高读写控制器的写入效率。
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公开(公告)号：CN115881197A
公开(公告)日：2023-03-31
申请号：CN202211195581.X
申请日：2022-09-28
申请人： 意法半导体(格勒诺布尔2)公司
发明人： X·勒科克
摘要： 本申请涉及包括非易失性存储器的集成电路。集成电路包括：非易失性存储器，具有多个存储器单元，其中每个存储器单元被配置为存储信息以及提供读取电流，读取电流的强度取决于当存储器单元被选择进行读取时存储在其中的值；以及感测放大器，包括：第一放大器，被配置为放大选择进行读取的每个存储器单元的读取电流；振荡发生器，被配置为根据取决于放大信号的电流的强度的频率基于放大信号来生成具有振荡的信号；计数器，被配置为在至少一个给定时间段内对由振荡发生器生成的信号的振荡进行计数；以及数字处理电路，被配置为在计数器计数的值和放大信号表示的值之间使用查找表，基于在至少一个给定时间段期间计数的值确定放大信号表示的值。
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公开(公告)号：CN115798533A
公开(公告)日：2023-03-14
申请号：CN202210145470.1
申请日：2022-02-17
申请人： 铠侠股份有限公司
发明人： 中田将嗣
摘要： 实施方式提供能够在抑制面积、消耗电流的同时提高脉冲信号的计测分辨率的半导体集成电路、半导体存储装置以及存储系统。一个实施方式的半导体集成电路具有：延迟元件阵列电路(52)，其串联连接有多个具有延迟量(Tw)的延迟元件；延迟线群(530)，其具有多个输入所对应的延迟元件的输出的触发器(53β)；延迟元件群(540)，其从输入时钟信号生成具有比延迟量(Tw)小的第2延迟量的延迟差的多个输出时钟信号；以及延迟部(55)，其能够设定比第2延迟量小的第3延迟量，延迟元件群(540)和延迟部(55)串联连接在输入信号(CLK＿DET)的输出端子与延迟线群(530)的输入端子之间。
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