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公开(公告)号：CN112447218B
公开(公告)日：2025-05-06
申请号：CN201910808044.X
申请日：2019-08-29
Applicant: 台湾积体电路制造股份有限公司 , 台积电(中国)有限公司 , 台积电(南京)有限公司
Abstract: 本公开涉及存储器电路和方法。一种电路，包括：选择电路，其被配置为在第一输入处接收第一地址并在第二输入处接收第二地址，当选择信号具有第一逻辑状态时将第一地址传递到输出，并且当选择信号具有与第一逻辑状态不同的第二逻辑状态时，将第二地址传递到输出。该电路还包括解码器，其被配置为对所传递的第一地址或第二地址进行解码。
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公开(公告)号：CN119360915A
公开(公告)日：2025-01-24
申请号：CN202311196716.9
申请日：2023-09-15
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司
IPC: G11C11/401 , G11C11/408 , G11C11/4074
Abstract: 本公开涉及具有跟踪字线的存储器器件、其操作方法及其制造方法。一种存储器器件包括：存储器单元的第一阵列；跟踪单元的第二阵列，所述第二阵列被配置为模拟所述第一阵列；第一字线，耦合到所述第一阵列的对应一行中的对应的存储器单元并且耦合到所述跟踪单元；第二字线，被配置为模拟所述第一字线；第一调整电路，耦合到所述第一字线；第二调整电路，耦合到所述第二字线；以及调整定时电路，耦合到所述第二调整电路。
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公开(公告)号：CN113851165A
公开(公告)日：2021-12-28
申请号：CN202110163292.0
申请日：2021-02-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文关于一种存储系统及操作存储系统的方法，存储系统包括单位储存电路。单位储存电路中每一个邻接单位储存电路中邻近的一个。单位储存电路中每一个包括第一存储单元群组；第二存储单元群组；第一子字元线驱动器，其用来经由沿一方向延伸的第一子字元线将第一控制信号施加至第一存储单元群组；以及第二子字元线驱动器，其用来经由沿该方向延伸的第二子字元线将第二控制信号施加至第二存储单元群组。存储系统包括共用字元线驱动器，共用字元线驱动器邻接单位储存电路中的一个且用以经由沿该方向延伸的字元线将共用控制信号施加至单位储存电路。
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公开(公告)号：CN109036491B
公开(公告)日：2021-05-11
申请号：CN201810579766.8
申请日：2018-06-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种检测半导体器件的地址解码错误的方法包括：利用半导体器件的地址解码器对原始地址进行解码以形成相应的解码地址；利用半导体器件的编码器对解码地址进行重新编码以形成重新编码地址；利用半导体器件的比较器对重新编码地址和原始地址进行比较；并且基于该比较来检测地址解码错误。本发明还提供了地址解码错误的检测系统及存储器系统。
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公开(公告)号：CN112447218A
公开(公告)日：2021-03-05
申请号：CN201910808044.X
申请日：2019-08-29
Applicant: 台湾积体电路制造股份有限公司 , 台积电(中国)有限公司 , 台积电(南京)有限公司
Abstract: 本公开涉及存储器电路和方法。一种电路，包括：选择电路，其被配置为在第一输入处接收第一地址并在第二输入处接收第二地址，当选择信号具有第一逻辑状态时将第一地址传递到输出，并且当选择信号具有与第一逻辑状态不同的第二逻辑状态时，将第二地址传递到输出。该电路还包括解码器，其被配置为对所传递的第一地址或第二地址进行解码。
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Patent Agency Ranking
公开(公告)号：CN104716140A
公开(公告)日：2015-06-17
申请号：CN201410060158.8
申请日：2014-02-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: H01L23/50 , H01L23/49811 , H01L23/49827 , H01L23/5226 , H01L23/528 , H01L23/53204 , H01L27/0203 , H01L27/11 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。
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公开(公告)号：CN1862702B
公开(公告)日：2012-07-18
申请号：CN200610078210.8
申请日：2006-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/401
Abstract: 本发明提供一种存储器系统及只读存储器系统，用以缩短存储单元的存取时间。上述存储器系统包括：至少一存储单元、至少一位线放电次系统，具有至少一放电模组，每个放电模组耦接至位线，而位线又耦接至至少一存储单元，用以在放电控制信号触发时，将位线降低一电压电平；至少一感测放大器，耦接至位线，用以在选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在锁存致能信号触发时，储存由感测放大器决定所要储存的数据。其中放电控制信号在锁存致能信号触发之前被触发，以便降低位线的电压电平而加速数据的读取。本发明可缩短存储单元的存取时间。
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公开(公告)号：CN101866688A
公开(公告)日：2010-10-20
申请号：CN201010164146.1
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4193 , H01L27/02
CPC classification number: H01L27/1104 , G11C11/419
Abstract: 本发明公开了一种维持器、集成电路及存取方法，该维持器适用于一集成电路。上述维持器包括一第一晶体管以及一第二晶体管。上述第一晶体管具有一第一栅极耦接于一反相器的一输出端。上述第二晶体管以串联方式耦接于上述第一晶体管。上述第二晶体管具有一第二栅极耦接于上述反相器的一输入端。本发明可以解决传统维持器的在感测电路的输出端引起从低至高电压状态的转变延迟的问题。
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公开(公告)号：CN101183558B
公开(公告)日：2010-05-26
申请号：CN200710096701.X
申请日：2007-04-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08 , G11C11/413
CPC classification number: G11C11/412 , G11C8/08
Abstract: 本发明公开一种字符线驱动器(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。
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公开(公告)号：CN101183558A
公开(公告)日：2008-05-21
申请号：CN200710096701.X
申请日：2007-04-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C8/08 , G11C11/413
CPC classification number: G11C11/412 , G11C8/08
Abstract: 本发明公开一种集成电路(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。
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