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公开(公告)号：CN1855445A
公开(公告)日：2006-11-01
申请号：CN200610073587.4
申请日：2006-04-13
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11531
Abstract: 提供了制造非易失性存储器件的方法。在衬底上形成隔离层。衬底具有存储区和阱接触区，以及隔离层限定衬底的有源区。在有源区上形成栅绝缘层。构图栅绝缘层以在其中限定开口。该开口露出至少部分衬底的阱接触区，并用作在隔离层随后的蚀刻期间所生成电荷的电荷路径。还提供了相关的存储器件。
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公开(公告)号：CN1171599A
公开(公告)日：1998-01-28
申请号：CN97102929.6
申请日：1994-03-04
Applicant: 三星电子株式会社
IPC: G11C11/34
CPC classification number: G11C7/18 , G11C7/12 , G11C17/123
Abstract: 一种半导体存储器,包括一由双极晶体管构成的电流驱动晶体管,其连接到相应的位线以增加位线电流。该电流驱动晶体管的收集极由一个接地的阱构成,基极由二个相邻选行晶体管的公共漏区构成。其发射极是一与第一层间隔离层及第二层间隔离层分开排列的多晶硅层,它通过接触孔同时被接到基区和位线。该发射极是形成在作为二个相邻选行晶体管公共漏区的基区中的一个掺杂区。这种存储器件具有提高运行速度和提高集成度的能力。
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公开(公告)号：CN105514165B
公开(公告)日：2020-06-16
申请号：CN201510658801.1
申请日：2015-10-12
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。
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公开(公告)号：CN102467965B
公开(公告)日：2017-03-01
申请号：CN201110363170.2
申请日：2011-11-16
Applicant: 三星电子株式会社
CPC classification number: G11C16/14 , G11C16/0483 , G11C16/16 , G11C16/30 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。
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公开(公告)号：CN102915955B
公开(公告)日：2016-09-07
申请号：CN201210278183.4
申请日：2012-08-06
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。
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Patent Agency Ranking
公开(公告)号：CN105514165A
公开(公告)日：2016-04-20
申请号：CN201510658801.1
申请日：2015-10-12
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。
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公开(公告)号：CN101447229B
公开(公告)日：2014-05-28
申请号：CN200810128909.X
申请日：2008-06-18
Applicant: 三星电子株式会社
CPC classification number: G11C16/06 , G11C16/0483 , G11C16/16 , G11C16/30
Abstract: 本公开提供集成电路闪存器件及其擦除方法。集成电路闪存器件，诸如NAND闪存器件，包括：普通闪存单元的阵列；虚闪存单元的阵列；以及擦除控制器。该擦除控制器被构造为：在该集成电路闪存器件的擦除操作期间，同时地向虚闪存单元施加与普通闪存单元不同的预定偏压。还公开了与其相关的方法。
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公开(公告)号：CN101404182B
公开(公告)日：2014-05-07
申请号：CN200810176914.8
申请日：2008-05-26
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C16/3404
Abstract: 具有电荷存储层的非易失性存储器件的编程或擦除方法，包括执行至少一个单元编程或擦除循环，每个单元编程或擦除循环包括将作为正电压或负电压的编程脉冲、擦除脉冲、时间延迟、软擦除脉冲、软编程脉冲和/或校验脉冲施加于非易失性存储器件的一部分(例如，字线或基底)。
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公开(公告)号：CN1905072B
公开(公告)日：2011-05-18
申请号：CN200610110018.2
申请日：2006-07-28
Applicant: 三星电子株式会社
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/10 , G11C16/24
Abstract: 一种用于非易失半导体存储器设备的页缓冲器，包含：开关，被配置来将耦合于第一存储器单元的第一比特线耦合到耦合于第二存储器单元的第二比特线；第一锁存块，耦合于第一比特线，并且被配置来将第一锁存数据传送给第一存储器单元；以及第二锁存块，耦合于第二比特线及第一锁存块，并且被配置来将第二锁存数据传送给第二存储器单元。
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公开(公告)号：CN101179077B
公开(公告)日：2011-02-23
申请号：CN200710165725.6
申请日：2007-11-06
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11546 , H01L27/105 , H01L27/11526 , H01L27/11568 , H01L29/518 , H01L29/78
Abstract: 一种非易失性存储器件，包括：包括有单元区和外围电路区的半导体衬底，在所述单元区上的单元栅，以及在所述外围电路区上的外围电路栅极，其中所述单元栅包括所述半导体衬底上的电荷存储绝缘层、所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，以及所述外围电路栅极包括所述半导体衬底上的栅绝缘层、所述栅绝缘层上的半导体层、所述半导体层上的欧姆层以及所述欧姆层上的导电层。
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