公开(公告)号：CN1763921A

公开(公告)日：2006-04-26

申请号：CN200510070988.X

申请日：2005-05-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 范淑贞 ,  陈学忠

IPC: H01L21/3205 ,  H01L21/768 ,  H01L21/52

CPC classification number: H01L21/76825 ,  H01L21/76814

Abstract: 本发明是关于一种半导体装置的铜内连线结构，该结构的表面区域的粗糙度大于20埃，且以大于100埃为较佳。铜内连线结构的表面区域与另一以离子轰击形成的粗糙表面互相接触，以解决铜内连线结构中电子漂移以及应力漂移的问题。

公开(公告)号：CN1728354A

公开(公告)日：2006-02-01

申请号：CN200410091278.0

申请日：2004-12-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王建荣 ,  范淑贞 ,  胡顶达 ,  陈学忠

IPC: H01L21/66 ,  H01L23/52

CPC classification number: H01L22/34 ,  G01R31/2853 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明是关于一种减少应力导致孔洞形成的线路结构，线路结构具有第一导电层，第一导电层包括一大区域部分，连接于突出部的一端，而突出部具有复数个“n”重叠部分与至少一弯曲部分。突出部的另一端连接介层窗的底部，介层窗之上具有一第二导电层。弯曲部是由重叠两相邻重叠部分的该端而形成，且其具有一角度介于45°至135°。突出部也可包括至少一延伸部，位于向着一弯曲部的一部分中。弯曲部分与延伸部是用做为障碍物，以延缓空缺由大区域部分扩散至介层窗的附近地区，特别是有用于铜内连线或用在介层窗测试结构。

公开(公告)号：CN100452399C

公开(公告)日：2009-01-14

申请号：CN200510104805.1

申请日：2005-09-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈宪伟 ,  陈学忠

IPC: H01L27/04

CPC classification number: H01L23/5225 ,  H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种集成电路结构，用以防止集成电路中的耦合噪声，包括：耦接于接地信号的封环包括多个金属线，每一金属线分别对应每一金属层且环绕其晶片的电路区；电性连接各金属线的多个穿孔；以及隔绝各金属层于其他金属层之外的多个介电层。封环可能额外包括由封环内部或外部所形成的封环。半导体结构可能包括激光熔丝及保护环。保护环以耦接于接地信号为佳。通过在子电路间形成封环延伸物可降低在晶片中介于子电路间的串音。

公开(公告)号：CN1897247A

公开(公告)日：2007-01-17

申请号：CN200610067317.2

申请日：2006-03-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈宪伟 ,  蔡豪益 ,  陈学忠 ,  郑心圃 ,  林建宏 ,  林志涛 ,  许仕勋

IPC: H01L21/768 ,  H01L23/528

CPC classification number: H01L21/3212 ,  H01L21/31053

Abstract: 本发明提供一半导体元件以及该半导体元件的制造方法与制造装置，特别是有关于在金属层的稀疏布局区域插入虚置图案的方法以及装置。虚置图案被用来解决因半导体的有效图案密度不平均而导致的研磨后薄膜厚度不平坦问题。本发明另说明一演算法，该演算法根据金属层有效图案决定虚置图案的尺寸和位置，其中步骤包括：首先以小型虚置填充环绕金属内连线，然后以大型虚置填充填补剩下的空白区域。本发明所述一半导体元件以及该半导体元件的制造方法与制造装置，可在使用化学机械研磨抛光一层间氧化膜时，防止不平坦表面形成。

公开(公告)号：CN1893012A

公开(公告)日：2007-01-10

申请号：CN200610001613.2

申请日：2006-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈学忠 ,  罗吉进 ,  范淑贞

IPC: H01L21/68 ,  H01L25/065 ,  H01L25/18 ,  H01L25/00 ,  H01L23/544

CPC classification number: H01L21/681

Abstract: 一种三维集成电路装置以及集成电路基板的对准方法，该集成电路基板的对准方法，包括：提供一第一基板，上述第一基板具有一第一正面、一第一背面以及一第一对准标记，第一正面具有多个第一集成电路结构，第一对准标记形成于第一正面或第一背面。提供一第二基板，上述第二基板具有一第二正面、一第二背面以及一第二对准标记，第二正面具有多个第二集成电路结构，第二对准标记形成于第二正面或者第二背面。提供一第一光学感测器以及一第二光学感测器，分别感测第一、第二对准标记进而对准第一、第二基板，其中第一、第二对准标记是面朝相反方向，并分别正对于第一、第二光学感测器。本发明具有较佳的准确度，且可减少不必要的制程步骤。

公开(公告)号：CN1761051A

公开(公告)日：2006-04-19

申请号：CN200510068002.5

申请日：2005-04-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈宪伟 ,  陈学忠 ,  郑义荣

IPC: H01L23/12 ,  H01L23/50 ,  H01L23/29 ,  H01L21/56

CPC classification number: H01L23/3135 ,  H01L23/3121 ,  H01L23/367 ,  H01L24/48 ,  H01L2224/451 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012

Abstract: 本发明涉及一种集成电路封装体及其制造方法，所述集成电路的封装体，其具有凹面的封胶体，以防止元件分层，并增加热传输效率。一聚合物为基础材料的封胶体密封一半导体元件和一接合线，且一空穴结构是借由印刷、激光钻孔、微影、干蚀刻、晶片切割或其它表面图形化技术，形成在封胶体的表面。本发明所述集成电路封装体及其制造方法，可防止元件分层和增加热传输效率，且可抵消含凹面的封胶体和半导体元件之间CTE不同的影响。