公开(公告)号：CN106098094B

公开(公告)日：2019-06-11

申请号：CN201510837492.4

申请日：2015-11-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 穆罕默德·哈桑·陶菲魁 ,  藤原英弘 ,  廖宏仁 ,  陈炎辉

IPC: G11C11/412

CPC classification number: G11C11/419 ,  G11C7/12 ,  G11C7/22 ,  G11C11/412

Abstract: 本发明提供了一种存储器件，包括第一反相器、与第一反相器交叉耦合的第二反相器、访问单元和开关单元。将访问单元配置为根据由第一字线和第二字线提供的信号，使第一反相器的输出端放电并且对第二反相器的输出端充电。将开关单元配置为根据由第一字线提供的信号，使电源与第一反相器和第二反相器断开。

公开(公告)号：CN109427387A

公开(公告)日：2019-03-05

申请号：CN201810995756.2

申请日：2018-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  廖宏仁 ,  潘显裕 ,  林志宇 ,  陈炎辉 ,  赛赫尔·普列特·辛格

IPC: G11C11/414

Abstract: 本发明的实施例提供了存储阵列。存储阵列包括沿着第一方向排列的单元列和在单元列上方沿着第一方向延伸的位线。该单元列包括一组存储单元和一组带单元。位线包括第一导体和第二导体。第一导体沿着第一方向延伸并且位于第一导电层中。第二导体沿着第一方向延伸并且位于不同于第一导电层的第二导电层中。

公开(公告)号：CN104716140B

公开(公告)日：2018-01-26

申请号：CN201410060158.8

申请日：2014-02-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖宏仁 ,  陈蓉萱 ,  田倩绮 ,  吴经纬 ,  蔡睿哲 ,  郑宏正 ,  王中兴

IPC: H01L27/11

CPC classification number: H01L23/50 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53204 ,  H01L27/0203 ,  H01L27/11 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。

公开(公告)号：CN107204202A

公开(公告)日：2017-09-26

申请号：CN201710160253.9

申请日：2017-03-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  廖宏仁 ,  潘显裕 ,  陈炎辉

IPC: G11C11/418 ,  G11C11/419

CPC classification number: H01L27/1104 ,  G11C11/412 ,  G11C11/418 ,  G11C11/419 ,  H01L21/823475 ,  H01L23/528 ,  H01L27/0207

Abstract: 本揭示提供被布置成行和列的静态随机存取存储器SRAM单元的阵列。第一通信路径被放置在与所述阵列的边缘相距第一距离处且可经操作以控制对所述阵列的第一行的SRAM单元的存取以供写入操作。第二通信路径被放置在与所述阵列的所述边缘相距第二距离处且可经操作以控制对所述阵列的第二行的SRAM单元的存取以供写入操作。所述第二距离不同于所述第一距离。第一导电结构被放置在与所述阵列的所述边缘相距第三距离处且可经操作以控制对所述第一行的所述SRAM单元的存取以供读取操作。第二导电结构被放置在与所述阵列的所述边缘相距所述第三距离处且可经操作以控制对所述第二行的所述SRAM单元的存取以供读取操作。

公开(公告)号：CN107181480A

公开(公告)日：2017-09-19

申请号：CN201611085086.8

申请日：2016-11-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马木特·辛格尔 ,  柯欣欣 ,  郑基廷 ,  陈炎辉 ,  廖宏仁 ,  张琮永

IPC: H03K19/0175 ,  G11C7/10

CPC classification number: H03K3/356113 ,  H03K19/018521 ,  H03K19/017509 ,  G11C7/1057 ,  G11C7/1084

Abstract: 本发明实施例提供一种使用升压电路的电平移位器电路。所述升压电路经配置以在跨越所述电平移位器电路的电压域的高电压相差较大时改进所述电平移位器电路的操作。所述电平移位器电路的电路设备包含核心电平移位器电路，其将输入信号的第一电压改变成输出信号的第二电压。所述电路设备进一步包含第一升压电路，其耦合到所述核心电平移位器电路并在所述输入信号从低值转变成高值时产生施加于所述核心电平移位器电路的第一瞬变电压。所述电路设备还包含第二升压电路，其耦合到所述核心电平移位器电路并在所述输入信号从高值转变成低值时产生施加于所述核心电平移位器电路的第二瞬变电压。

公开(公告)号：CN107017018A

公开(公告)日：2017-08-04

申请号：CN201610906002.6

申请日：2016-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 藤原英弘 ,  潘显裕 ,  陈炎辉 ,  廖宏仁 ,  马合木提·斯楠吉尔

IPC: G11C11/412 ,  G11C11/417

CPC classification number: G11C11/412 ,  G11C8/14 ,  G11C11/418 ,  G11C11/419 ,  H01L27/1104 ,  G11C11/417

Abstract: 在一些实施例中，本发明涉及静态随机存取存储器(SRAM)器件。SRAM器件包括多个SRAM单元，被布置为多行和多列，其中，相应的SRAM单元包括相应的互补数据存储节点对以存储相应数据状态。第一对存取晶体管连接至SRAM单元的互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第一对互补位线。第二对存取晶体管连接至该SRAM单元的该互补数据存储节点对，并且被配置为选择性地将互补数据存储节点对连接至相应的第二对互补位线。

公开(公告)号：CN106531207A

公开(公告)日：2017-03-22

申请号：CN201610654383.3

申请日：2016-08-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张琮永 ,  李政宏 ,  郑基廷 ,  廖宏仁 ,  廖忠志 ,  陈炎辉

IPC: G11C8/16 ,  G11C7/06

CPC classification number: G11C5/02 ,  G11C5/025 ,  G11C5/14 ,  G11C7/10 ,  G11C7/1069 ,  G11C7/1096 ,  G11C7/12 ,  G11C7/22 ,  G11C11/417 ,  G11C8/16 ,  G11C7/065

Abstract: 一种器件包括存储器阵列，第一数据线和第二数据线。该存储器阵列包括第一带单元、第一子区和第二子区，其中，第一带单元设置在第一子区和第二子区之间。第一数据线具有第一部分和第二部分，其中，第一数据线的第一部分与第一数据线的第二部分断开，并且第一数据线的第二部分配置为将第一子区耦合至第一输入/输出(I/O)电路。第二数据线和第一数据线的第一部分配置为将第二子区耦合至第一I/O电路。本发明的实施例还涉及存储器器件及其形成方法。

公开(公告)号：CN103219035B

公开(公告)日：2016-02-10

申请号：CN201210192149.5

申请日：2012-06-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林志宇 ,  詹伟闵 ,  陈炎辉 ,  廖宏仁 ,  张琮永

IPC: G11C11/413 ,  G11C11/417

CPC classification number: G11C11/419

Abstract: 本发明涉及存储电路和将数据写入存储电路的方法。该电路包括第一节点、第二节点、存储单元、第一数据线、第二数据线和写驱动器。存储单元连接至第一节点和第二节点，并通过第一节点处的第一电压和第二节点处的第二电压供电。第一数据线和第二数据线连接至存储单元。在写操作期间，写驱动器具有承载小于第一电压的第三电压的第三节点。写驱动器连接至第一数据线和第二数据线，并被配置为在写操作期间选择性地将第一数据线和第二数据线中的一条连接至第三节点并且将第一数据线和第二数据线中的另外一条连接至第一节点。

公开(公告)号：CN102737975B

公开(公告)日：2015-06-10

申请号：CN201110310542.5

申请日：2011-10-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈蓉萱 ,  陈炎辉 ,  田丽钧 ,  廖宏仁

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/32139 ,  H01L21/76816

Abstract: 一种形成集成电路的方法包括：在栅电极线的上方形成掩模层，其中，栅电极线位于半导体衬底的阱区域的上方；在掩模层中形成开口，其中，通过开口暴露栅电极线的部分和阱区域的阱拾取区域；以及通过开口去除栅电极线的这部分。本发明还公开了一种与有源区重叠的POLY切口的布局。

公开(公告)号：CN102682836B

公开(公告)日：2015-05-27

申请号：CN201110399964.4

申请日：2011-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑宏正 ,  杨荣平 ,  陆崇基 ,  陶昌雄 ,  李政宏 ,  廖宏仁

IPC: G11C11/413 ,  G11C29/18

CPC classification number: G11C29/846

Abstract: 本发明提供用于解决垂直双位故障的行冗余的方案，具体地，公开了一种电路，包括被配置为存储第一行地址的故障地址寄存器，连接到故障地址寄存器的行地址修改器，其中，行地址修改器被配置为修改从故障地址寄存器接收到的第一行地址，从而生成第二行地址。第一比较器被配置为接收和比较第一行地址和第三行地址。第二比较器被配置为接收和比较第二行地址和第三行地址。第一行地址和第二行地址是存储器中的故障行地址。